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    • 专利摘要:
    フラッシュメモリの様々な技術的問題を解決する。フラッシュメモリ・ストレージ・モジュールが用いるために作られたコントローラであって、複数の内部プロセッサと複数の内部メモリを含む様々な内部リソースとを接続するように設計されたクロスバー・スイッチを含む、該コントローラが提供される。メモリには、プロセッサのためのワークリストが含まれる。一実施形態では、複数のプロセッサは、クロスバー・スイッチを用いて別のプロセッサと通信し、別のプロセッサのワークリストにタスクを置く。
    公开号:JP2011508349A
    申请号:JP2010540863
    申请日:2008-12-23
    公开日:2011-03-10
    发明作者:オルブリッチ、アーロン；プリンス、ダグラス
    申请人:プライアント テクノロジー インコーポレイテッド；
    IPC主号:G06F3-08
    专利说明:

    [0001] 関連出願の相互参照]
    [0002] 本願は、米国仮特許出願第６１／０１７，１２３号及び米国特許出願第１２／０８２，２０７号に基づく優先権を主張し、これらの開示は、引用を以て本明細書の一部となす。]
    [0003] 本願はまた、米国特許出願第１２／０８２，２０２号、米国特許出願第１２／０８２，２０５号、米国特許出願第１２／０８２，２２１号、米国特許出願第１２／０８２，２２０号、米国特許出願第１２／０８２，２０６号、米国特許出願第１２／０８２，２０４号、米国特許出願第１２／０８２，２２３号、米国特許出願第１２／０８２，２２２号、米国特許出願第１２／０８２，２０３号にも関連し、これらの開示は、引用を以て本明細書の一部となす。]
    [0004] 技術分野]
    [0005] 本発明は、データストレージの分野に関し、より詳細には、ソリッドステート不揮発性メモリデバイスを用いたデータストレージ・アプリケーションに関する。この技術は、大規模データセンタに配備されるストレージ・プラットフォーム及びマルチユーザ・コンピューティングを伴う高性能エンタープライズシステムと特定の関係があるが、より小規模のエンタープライズ・アプリケーションにも、エンドユーザのマス・ストレージにも適用可能である。]
    背景技術

    [0006] 現在のエンタープライズレベルのマス・ストレージは、典型的には３．５インチ・フォーム・ファクタによって特徴付けられるハードドライブ、１５，０００ｒｐｍスピンドル・モータ及び７３ＧＢないし４５０ＧＢのストレージ容量に依存している。機械設計は、８つの表面を横切って移動する１つのアクチュエータ及び８つの読出し／書込みヘッドを備えた伝統的なハードドライブと同じである。ヘッド／メディア技術の制約は、読出し／書込み容量を一度に唯１つのアクティブ・ヘッドに制限する。ドライブに送信される全てのデータ要求は連続して処理されるが、各動作間には、アクチュエータが読出し／書込みヘッドを所要の位置に動かし、メディアが回転して読出し／書込みヘッドの下にデータを置くので、長い遅延時間がある。]
    [0007] アクチュエータの待ち要求のキューの結果として、システムは、ユーザが我慢できなくなる時点まで増加する応答時間を確かめる。マス・ストレージ・システムは、各ドライブへの未処理の要求の数を制限することによってこの問題に適合している。これは、各ドライブの有効かつ使用可能な容量を、最大４５０ＧＢ容量が利用可能であるとしても、１ドライブ当たり１２ＧＢにまで低下させる効果を有する。容量の低下は、今度は、所要床面積、冷却及び出力の問題を悪化させ、これらの問題は全て、エンタープライズレベルのマス・ストレージ・システムにとって極めて厄介なものになった。]
    [0008] これらの問題を取り除くために、業界は２．５インチのドライブへと向かっている。しかし、フォーム・ファクタが小さくなればなるほど同じ空間内により多くのドライブを収容できるとはいえ、ハードドライブ動作のシリアル特性は、より小さなフォーム・ファクタ・ドライブですら深刻な所要床面積、冷却及び出力の問題を呈することを意味する。]
    [0009] フラッシュメモリは、エンタープライズのマス・ストレージ環境で魅力的である。というのも、フラッシュメモリ・システムは、ハードドライブと関連付けられている機械的な遅延がなく、それによって、より高い性能及びそれ相応の低いコスト、出力、加熱及び所要床面積の使用を可能にするからである。それにも拘わらず、フラッシュメモリは、特定の技術的制約のせいで、昔からそのような環境において用いられてはいなかった。]
    [0010] 第１の技術的問題は書込み速度であり、それはメカニカル・ハードドライブの書込み速度の１０分の１の遅さであり得る。これは、データは書込み前に長い消去サイクルなしにはＮＡＮＤフラッシュデバイス上で上書きされることができないという事実に起因する。消去サイクルは書込み性能に直接影響するので、大部分のフラッシュ構造は、書込みデータを新しい位置に移動させ、消去を後になるまで遅延させる。ビジー・システムでは、遅延された消去サイクルが蓄積し、ついには、プロセッサが空きフラッシュ・ページを使い果たして新しいフラッシュ・ページを生成するために停止しなければならなくなり、それによってシステム性能に大きな影響を及ぼすことがある。]
    [0011] 第２の技術的問題は、シングル・レベル・セル（「ＳＬＣ」）デバイスには１００，０００消去サイクル、マルチ・レベル・セル（「ＭＬＣ」）デバイスには１０，０００サイクルの各フラッシュメモリ・ページの指定限界である。これらは、結果としてメモリの特定の非常によく使われる領域が大量に消去されることになるような「ホットスポット」を生じ得る予測不可能なデータ・ストリームで動作するデータセンタに関する特定の問題を課す。]
    [0012] 第３の問題はデータ損失であり、これは、読出しディスターブまたはプログラム・ディスターブを含むフラッシュメモリに影響を及ぼす様々な要因によって起こり得ることであり、これらのディスターブは、ディスターブ・セルに隣接するメモリセルの読出しまたは書込みによって生じるデータビットの損失につながる。フラッシュメモリセルの状態はまた、時間の経過の結果として予測不可能に変化し得る。]
    先行技術

    [0013] 米国仮特許出願第６０／９９０，６０１号明細書
    米国非仮特許出願第１２／３２３，２１９号明細書（米国特許出願公開第２００９０１３５２４５号公報）
    米国特許出願第１１／６２４，２０９号明細書
    米国仮特許出願第６１／０５２，１８０号明細書
    米国特許出願第１１／５３３，３０４号明細書
    米国特許第５，６０４，５３１号明細書]
    発明が解決しようとする課題

    [0014] これらの技術的問題は、高容量高性能ストレージ・アプリケーションにおけるフラッシュメモリの使用に深刻な問題を生じさせる。いずれの場合にも、技術的解決策が存在するが、そのような解決策は、一般的には１つのプロセッサを含む標準フラッシュメモリ・コントローラにおいて利用可能な処理能力にかなりの負担をかける。そのような負担は、これらの環境においてこれらの技術的問題を克服することを困難にする。]
    課題を解決するための手段

    [0015] 一実施形態では、記載されているフラッシュメモリの性能制限に対する解決策には、コントローラ・デザインにおいて複数のマイクロプロセッサを用い、それによって、各パイプラインが１つのトランザクションの一部を処理することができるような複数のパラレルな独立したパイプラインを生成することが含まれる。このデザインは、ホスト及びフラッシュ・インタフェースの使用を最大にし、個々のトランザクションが多数の小部分に分割されることを可能にし、小部分は、性能を向上させるために並べ替えられてパラレル処理されることができる。アーキテクチャは、複数のプロセッサが、高コストで非効率的なインタラプトを用いることなく機能を実行することができるように設計される。]
    [0016] パラレル・パイプラインを用いることで、コントローラは、フラッシュメモリの使用につきものの書込みレイテンシーを効率的に隠すことができる。加えて、複数の独立したプロセッサを用いることで、上記した耐久性及びエラーの問題に対する解決策がもたらすオーバーヘッドを処理するための十分な処理能力が提供される。ホストが開始するトランザクションを多数の独立したフラッシュ読出し及び書込みに分けることによって、本明細書に記載のコントローラ・アーキテクチャは、従来のコントローラ・デザインでは不可能であった高水準の性能を可能にする。]
    図面の簡単な説明

    [0017] ＳＳＤ（「ソリッドステート・ドライブ」）コントローラ及びフラッシュメモリを含むシステムを示す。
    ホストコマンドをフラッシュ読出し及び書込みに翻訳するために用いられるデータ構造の階層を示す。
    図１のシステムをより詳細に示す。
    ホスト読出し動作を概略的に示す。
    ホスト書込み動作を概略的に示す。
    フラッシュメモリの構成を示す。
    フラッシュメモリ・グループとフラッシュ・ポートの関係を示す。
    フラッシュメモリデバイスへの入出力信号を示す。
    フラッシュＨＥＭｉブロックへの入出力信号を示す。
    フラッシュ・ポートとフラッシュメモリ・バンク間の接続を示す。
    １本のピン上へのＣＳ及びＲＢ信号の多重化を示す。
    フラッシュメモリ階層を示す。
    ＳＰａｇｅセクタの構成を示す。
    フラッシュ・ページの構成を示す。
    スーパーブロック内のデータの構成を示す。
    データのストライプ構成を示す。
    ホスト・ポートを通るデータフロー及び制御フローを示す。
    ホスト・ポートを示す。
    プリミティブ・マッチ・ロジックを示す。
    コマンドパーサ・ブロックを示す。
    コマンド配布ブロックを示す。
    クロスバー・スイッチを介しての複数のＨＥＭｉと共有ＲＡＭデータ構造間の接続を示す。
    ＲＡＭコントローラを示す。
    共有ＲＡＭコントローラと共有ＲＡＭバンクの関係を示す。
    ＤＲＡＭチャネルを示す。
    ＨＥＭｉステージを示す。
    フラッシュＨＥＭｉ及びその密結合ロジック・ブロックを示す。
    受信ＨＥＭｉ及び送信ＨＥＭｉ固有レジスタを示す。
    フラッシュＨＥＭｉ ｍＲＡＭの内容を示す。
    共有ＲＡＭからのデータブロックの転送を示す。
    ＥＣＣロジックを示す。
    データパスＤＲＡＭの内容を示す。
    フォワード・テーブルを示す。
    リバース・テーブルを示す。
    スーパーブロック・メタデータ・テーブルを示す。
    ＩＯＰデータバッファを示す。
    ＣＤＢ情報を示す。
    ＩＯＰを示す。
    転送要求を示す。
    ページ要求を示す。
    共有ＲＡＭブロックの内容を示す。
    イニシエータ情報を示す。
    ＳＬＣフラッシュ書込みタイミングを示す。
    ＭＬＣフラッシュ書込みタイミングを示す。
    ホストコマンドが受信されたときにホスト・ポートがたどるステップを示す。
    ホストコマンドが受信されたときにホスト・ポートがたどるステップを示す。
    ＣＤＢの処理の初期段階を示す。
    ＣＤＢの処理の初期段階を示す。
    特別な場合のＣＤＢ処理を示す。
    ＣＤＢ情報に基づいてＩＯＰ及び転送要求が作成される方法を示す。
    ＣＤＢ情報に基づいてＩＯＰ及び転送要求が作成される方法を示す。
    ＣＤＢ情報に基づいてＩＯＰ及び転送要求が作成される方法を示す。
    ＣＤＢ情報に基づいてＩＯＰ及び転送要求が作成される方法を示す。
    フラッシュＨＥＭｉがページ要求を作成する方法を示す。
    フラッシュＨＥＭｉがページ要求を作成する方法を示す。
    フラッシュＨＥＭｉ実行ループを示す。
    フラッシュＨＥＭｉ実行ループを示す。
    ページ要求の読出しハンドラを示す。
    ページ要求の読出しハンドラを示す。
    フラッシュ読出し動作を詳細に示す。
    フラッシュ読出し動作を詳細に示す。
    ページ要求の書込みハンドラの実行を示す。
    ページ要求の書込みハンドラの実行を示す。
    ページ要求へのスーパーページの割り当てを示す。
    完了したトランザクションのクリーンアップを示す。
    ガベージ・コレクション・プロセスを示す。
    パトロール機能プロセスを示す。
    復元プロセスを示す。
    復元プロセスを示す。
    復元プロセスを示す。
    復元プロセスを示す。] 図１
    実施例

    [0018] Ｉ．概要]
    [0019] Ａ．システムの概要]
    [0020] 好適実施形態では、本明細書に記載のシステムは、ＳＡＳ（「シリアル・アッタチドＳＣＳＩ」）、ＦＣ（「ファイバーチャネル」）及びＦＣ−ＡＬ（これらは全て小型コンピュータシステム・インタフェース（「ＳＣＳＩ」）に基づく）、並びにシリアルＡＴＡ（「ＳＡＴＡ」）プロトコルを含む様々なエンタープライズレベルのマス・ストレージ・プロトコルで動作するように設計されている。これらのプロトコルは、当業者によく知られており、本明細書では詳しく説明しない。特定のプロトコルが呼び出される場合を除いて、本明細書に開示されているシステム及び方法は、用いられる特定のプロトコルに依存せず、それら全てを正確に作動させるように設計されている。さらに、これらのシステム及び方法は、エンタープライズレベルのアプリケーションのために設計されたプロトコル及びエンドユーザなどの他のアプリケーションのために設計されたプロトコルを含む、他の同様な、現在使用中であるかまたは未だ開発されていないプロトコルとの併用に適していることがある。]
    [0021] 便宜上、本明細書において関連するプロトコルは、しばしば集合的に「ＳＣＳＩプロトコル」と呼ばれるが、これは非ＳＣＳＩプロトコルを含み、関連性のないＳＣＳＩプロトコルを含まないことを理解されたい。]
    [0022] 本明細書に記載のシステムは、複数のフラッシュメモリチップからなるマス・ストレージ・モジュールを制御するための新規なアーキテクチャを含む。図１に、大まかな概要としてシステム全体が示されている。本明細書の他のブロック図と同様に、図１に示す構成要素は実際には概念的なものであり、機能ブロック間の相互関係の特性を示し、実際の物理回路レベルの実装を表すことを意図するものではない。] 図１
    [0023] ホスト１０１及び１０２は、従来のホスト・デバイスであり、例えば、マス・ストレージ・リソースを用いる２つのサーバ、または１つのそのようなサーバのために働く２つのホスト・バス・アダプタである。特定のプロトコルでは、各ホストは複数のイニシエータをサポートし得る。ＳＣＳＩベースのシステムでは、イニシエータは、データ転送のためのホスト側エンドポイントであり、別々の物理的デバイスまたはプロセスを構成し得る。]
    [0024] 基板１０３（破線で表す）は、１若しくは複数のＰＣＢを表す。基板１０３は、例えば、１つのＰＣＢ基板、またはマザー−ドーター形態で互いに接続された複数の基板で構成されることができる。好適実施形態では、基板１０３は、ホスト１０１及び１０２側から見て基板１０３が従来の回転ディスク・マス・ストレージ・デバイスを構成するように見えるように、設計される。これは、ホスト・ポート１０４及び１０５が、ホスト１０１及び１０２のために設計された従来のマス・ストレージ・インタフェースと物理的かつ論理的に区別できないように設計されることを必要とする。それゆえ、好適実施形態では、基板１０３の使用は、ホスト１０１または１０２の再設計を必要としない。]
    [0025] 好適実施形態では、ＳＳＤコントローラ１０６は、基板１０３に取り付けられかつ２００ＭＨｚで作動する１つの集積回路デバイスを表す。代替実施形態では、ＳＳＤコントローラ１０６は、本明細書に記載の発明の原理から逸脱することなく、２つ以上の集積回路デバイスで構成されることができる。クロック速度は、当然のことながら、インプリメント選択を代表するものであり、インプリメントによって異なる。]
    [0026] 好適実施形態では、データパスＤＲＡＭ１０７は、アイダホ州ボイジーのマイクロン・テクノロジー社（Micron Technology, Inc.）がＭＴ４７Ｈ１６Ｍ１６ＢＣ−５Ｅという商品名で販売しているクロック速度２００ＭＨｚの６４ビット幅の２５６ＭｂｙｔｅのＤＤＲ ＳＤＲＡＭである。これは、２つの６４ビット転送（１サイクル当たり）からなる、１サイクル当たり１２８ビットの実効データ転送速度を提供する。簡単にするために、本明細書ではこれを１２８ビットのインタフェースとして説明する。このデバイスは、全ての転送に関してＥＣＣを自動的にチェックする。より大きな総ストレージ容量を含む代替実施形態では、５１２ＭｂｙｔｅＤＤＲ ＳＤＲＡＭであるマイクロンＭＴ４７Ｈ３２Ｍ１６ＣＣ−５Ｅに置き換えることができる。ＤＲＡＭ以外のメモリのタイプの使用を含めてデータパスＤＲＡＭに対する多くの異なる選択肢が利用可能であり、本明細書で特定されている特定の製品は、本明細書で開示されている発明に不可欠なものではないことを理解されたい。図１に示すように、データパスＤＲＡＭ１０７は、ＳＳＤコントローラ１０６と通信するが、システム内の任意の他の構成要素とは直結していない。] 図１
    [0027] フラッシュメモリ・モジュール１０８は、フラッシュメモリチップの数を表す。好適実施形態では、フラッシュメモリ・モジュール１０８は、１９２個の２ギガバイトのＮＡＮＤフラッシュチップからなり、各フラッシュチップは４０ＭＨｚで作動する。後述するように、この構造は、３００ギガバイトのユーザ・データ容量を提供する。上記のシステムは、より大きいかまたはより小さい総容量で、２ギガバイトより多いかまたは少ない容量を有するフラッシュメモリチップ及び好適実施形態よりも高速または低速で作動するフラッシュメモリチップとともに作動することができることを理解されたい。さらには、フラッシュメモリ・モジュール１０８を、スタックされた複数の「ドーターボード」で構成することもできる。]
    [0028] フラッシュメモリ・モジュール１０８は、ＳＳＤコントローラ１０６と通信するが、システム内の他の構成要素とは関わりがない。]
    [0029] 図１に示すように、ＳＳＤコントローラ１０６は中心の位置を占める。というのも、その理由は、ＳＳＤコントローラ１０６はシステム内の全ての他の構成要素と通信し、他の構成要素同士は通信しないからである。基板１０３の一部として示されている各構成要素の構造及び動作については後述する。] 図１
    [0030] Ｂ．データ構造の概要]
    [0031] ＳＳＤコントローラ１０６は、ホストからのコマンドを受け取り、それらのコマンドをより小さなタスクに分けて使用する。より小さなタスクは、最終的にはフラッシュメモリ・モジュール１０８内の一連の読出し及び書込みとなる。図２は、このプロセスを概略的に示す。] 図２
    [0032] ＳＳＤコントローラ１０６は、ホストが開始する読出しまたは書込みコマンドを受信するとき、「ＣＤＢ情報」（例えばＣＤＢ情報２０１）として知られているデータ構造を生成し、ＣＤＢ情報には、ホストからのコマンド・ディスクリプタ・ブロック（「ＣＤＢ」）または他の対応するコマンド関連情報が含まれている。いくつかある情報の中で特に、ＣＤＢ情報は、ロジック・ブロック・アドレス（「ＬＢＡ」）において読み出されるかまたは書き込まれるアドレス範囲を指定する。]
    [0033] ＣＤＢ情報に基づき、ＳＳＤコントローラ１０６は「入出力処理（Input-Output Process）」（「ＩＯＰ」）（例えばＩＯＰ２０２）として知られているデータ構造を生成する。ほとんどの状況下で、１つのＩＯＰが、ホストによって要求される全トランザクションを制御する。]
    [0034] 各ＩＯＰは、「転送要求」として知られている最大７つのデータ構造（例えば転送要求２０３〜２０９）を呼び出すことができる。各転送要求は、ＩＯＰによって指定されるＬＢＡ範囲の一部を処理するように設計されている。]
    [0035] 各転送要求は、「ページ要求」として知られている最大３つのデータ構造を呼び出すことができる（例えば、転送要求２０６によって呼び出されるページ要求２１０、２１１及び２１２。他の転送要求によって呼び出されるページ要求は図２には図示せず）。各ページ要求は、転送要求によって指定されるＬＢＡ範囲の一部に対応するフラッシュメモリ・モジュール１０８のセグメントから読み出すかまたは書き込むように設計されている。] 図２
    [0036] 図２に示すように、例としての３つのページ要求は各々、「スーパーページ（SuperPage）」として知られているフラッシュメモリ・モジュール１０８の領域（例えばスーパーページ２１３、２１４及び２１５）にアクセスする。さらに後述するように、各スーパーページは４つのフラッシュ・ページから構成され、その各々は互いに異なるフラッシュ・ダイにストアされている。] 図２
    [0037] これらのデータ構造については、以下に詳細に説明する。]
    [0038] Ｃ．詳細なシステムの概要]
    [0039] 図３は、図１に示したシステム全体のデザインのさらなる詳細を提供するが、前述同様に、明瞭になるように、多くの構成要素及び詳細が省略されている。図３は、基板１０３に接続されたホスト１０１及び１０２を示し、基板１０３には、ＳＳＤコントローラ１０６、データパスＤＲＡＭ１０７及びフラッシュメモリ・モジュール１０８が含まれている。] 図１ 図３
    [0040] フラッシュメモリ・モジュール１０８は、８つのフラッシュ・グループに分けられ、フラッシュ・グループ０〜７で表されている。そのうちの３つ、すなわちフラッシュ・グループ０、１及び７が図に示されており、３０１、３０２及び３０３で表されている。好適実施形態では、フラッシュメモリ・モジュール１０８は、８ないし１２のフラッシュ・グループを保持することができる。]
    [0041] ＳＳＤコントローラ１０６には、メモリ・モジュール１０８に含まれるフラッシュ・グループの数に等しい数のフラッシュ・ポート、例えばフラッシュ・ポート３０４、３０５及び３０６も含まれている。各フラッシュ・ポートは、１つのフラッシュ・グループと通信する（例えば、フラッシュ・ポート０ ３０４は、フラッシュ・グループ０ ３０１と通信する）。フラッシュ・グループと同様に、好適実施形態では、ＳＳＤコントローラ１０６は、最小で８、最大で１２のフラッシュ・ポートを有することができ、図の実施形態には８つのフラッシュ・ポートが含まれ、そのうちの３つが示されている。後述するように、各フラッシュ・ポートは、独立して作動し、それによって、フラッシュ・グループにおけるパラレル動作をサポートする。]
    [0042] 各フラッシュ・ポートは、フラッシュＨＥＭｉ及びステージバッファ（Stage Buffer）を含む（例えば、フラッシュ・ポート０ ３０４は、フラッシュＨＥＭｉ０ ３０７及びフラッシュ・ステージバッファ０ ３０８を含む）。「ＨＥＭｉ」は、ハードウェア実行マシン（Hardware Execution Machine）の略である。ＨＥＭｉ群は、複数の専用（特殊目的）マイクロプロセッサとして作動する複数のロジック・ブロックである。ＨＥＭｉ群の構造及び機能については、以下に詳細に説明する。各フラッシュＨＥＭｉは、１つのフラッシュ・グループに対する転送動作を制御する（例えば、フラッシュＨＥＭｉ０ ３０７はフラッシュ・グループ０ ３０１を制御し、フラッシュＨＥＭｉ１ ３０９はフラッシュ・グループ１ ３０２を制御する）。]
    [0043] データパスＤＲＡＭ１０７とフラッシュ・グループ間のデータ転送をバッファリングするために、フラッシュ・ステージバッファ（例えばフラッシュ・ステージバッファ０ ３０８）が用いられる。好適実施形態では、各フラッシュ・ステージバッファは、同時に１つの読出し及び１つの書込みを処理することができるデュアルポートＳＲＡＭであり、４つのフラッシュ・ページを表す１６Ｋｂｙｔｅのデータを保持することができる。後述するように、これはデータの「スーパーページ」を構成する。]
    [0044] 後述するように、好適実施形態では、各フラッシュ・グループからのデータ・インタフェースは、１回に３２ビット（１ダブルワード）送信することができるが、データパスＤＲＡＭ１０７は、１回に１２８ビットのデータを送受信することができる（上記したように、この実施形態では、データパスＤＲＡＭはデータを６４ビットのチャンクで送受信するが、各クロックでそうすることによって、１２８ビットの有効データ・レートを提供する）。]
    [0045] フラッシュ・ステージバッファは、フラッシュ・グループとデータパスＤＲＡＭ間の通信をバッファリングし、その結果、ＤＲＡＭの一部に関して待ち状態を要求することなく転送を行わせることができる。好適実施形態では、フラッシュ・グループからＤＲＡＭへの送信の場合、フラッシュ・ステージバッファは、ダブルワード・チャンクでデータを受け取る。十分な量のデータ（好適にはスーパーページ全体）が受信されたら、フラッシュ・ステージバッファは、データパスＤＲＡＭデータバス全体を用いるＤＭＡ転送でデータパスＤＲＡＭにデータをバースト転送する。フラッシュ・ステージバッファは、ＤＲＡＭとのＤＭＡ伝送を処理するＤＭＡロジックによって制御される（後述する図１０の説明を参照）。] 図１０
    [0046] 図３に示すように、ホスト１０１及び１０２は、ホスト・インタフェース３１０と通信し、ホスト・インタフェース３１０は、ホスト・ポート１０４及び１０５（図示せず）を含むことを理解されたい。一般に、ホストは、コマンドを発行し、マス・ストレージに書き込まれるデータを供給し、マス・ストレージからデータを要求する。当業者には明らかなように、ホストがマス・ストレージと通信する方法の詳細は、プロトコル依存である。しかし、典型的には（かつ制限なく）、ホストは、コマンド及び／またはデータを含む「フレーム」を用いてマス・ストレージと通信する。典型的には、コマンドは、コマンド・ディスクリプタ・ブロック（「ＣＤＢ」）に含まれ、それについては当業者によく知られている。] 図３
    [0047] ホスト・インタフェース３１０は、ホストに見えるようにしてＣＤＢに応答するように設計されるが、これは、ホスト１０１側から見てホスト・インタフェース３１０は従来のマス・ストレージ・デバイスへのインタフェースを構成するように見えることを意味する。]
    [0048] 制御フローは、次のように進む（言及されている各ロジック・ブロック及びメタデータ構造については詳細に後述する）：読出しまたは書込みを要求するＣＤＢを受信すると、ホスト・インタフェース３１０は、動作を処理するＣＤＢ情報（例えばＣＤＢ情報２０１）を生成する。当該ＣＤＢ情報は、その後、コマンドパーサ・ブロック３１１に伝えられる。]
    [0049] ＣＤＢ情報を受信すると、コマンドパーサ・ブロック３１１は、後述するコヒーレンシ及び他の種類のチェックを行い、その後、ＣＤＢ情報をコマンド配布ブロック３１２に伝える。]
    [0050] コマンド配布ブロック３１２は、ＣＤＢ情報を評価し、ＩＯＰ（例えばＩＯＰ２０２）を生成して、要求された転送を実行する。コマンド配布ブロック３１２は、その後、１若しくは複数の転送要求（例えば転送要求２０３〜２０９）を生成し、各転送要求は、ＩＯＰによって求められる転送の一部を実行する。各転送要求に対して、コマンド配布ブロック３１２は、その後、どのフラッシュ・グループが読み出されるデータまたは書き込まれるアドレス位置を含むかを判定する。]
    [0051] コマンド配布ブロック３１２は、その後、関連フラッシュメモリ・アドレスを含むフラッシュ・グループに対応するフラッシュ・ポート、例えば、フラッシュ・ポート０ ３０４、フラッシュ・ポート１ ３０５及びフラッシュ・ポート７ ３０６に転送要求を伝える。]
    [0052] フラッシュ・ポートがコマンド配布ブロック３１２から転送要求を受信するとき、当該フラッシュ・ポートのためのフラッシュＨＥＭｉは、転送要求をページ要求（例えば、ページ要求２１０、２１１及び２１２）に分け、ページ要求を用いて関連付けられたフラッシュ・グループにおける実際の読出し及び書込み動作を制御し、各ページ要求は、最大でデータのスーパーページまでアクセスする。]
    [0053] 図３のフラッシュ・グループ０内の読出しまたは書込み動作の制御フローは、それゆえ、次のように進む。ホスト１０１→ホスト・インタフェース３１０→コマンドパーサ・ブロック３１１→コマンド配布ブロック３１２→フラッシュＨＥＭｉ０ ３０７→フラッシュ・グループ０ ３０１。] 図３
    [0054] データフローは、それとは異なって進む。読出しの場合、データは、フラッシュ・グループによって、接続されたフラッシュ・ポート内に含まれるフラッシュ・ステージバッファに戻される。例えば、フラッシュ・ステージバッファ０ ３０８はフラッシュ・グループ０ ３０１に接続され、フラッシュ・ステージバッファ１ ３１４はフラッシュ・グループ１ ３０２に接続され、フラッシュ・ステージバッファ７ ３１５はフラッシュ・グループ７ ３０３に接続されている。]
    [0055] フラッシュ・ステージバッファからは、フラッシュ・グループから得られたデータが、バス３１６を介してデータパスＤＲＡＭ１０７に書き込まれる。データパスＤＲＡＭ１０７からデータはホスト・インタフェース３１０を通過してホスト１０１に移動する。書込み動作は、逆方向に進む。ホスト１０１→ホスト・インタフェース３１０→データパスＤＲＡＭ１０７→フラッシュ・ステージバッファ０ ３０８→フラッシュ・グループ０ ３０１。制御フローとデータフローが異なる経路を辿るという事実は、図３の様々な構成要素を結び付けるラインによって説明される。それゆえ、フラッシュＨＥＭｉ群をフラッシュ・グループと結び付ける矢印は、これらの構成要素間の制御フローを象徴的に示すが、フラッシュ・グループをステージバッファと結び付ける矢印は、データフローを示す。] 図３
    [0056] 図３はまた、ＳＲＡＭコントローラ３１７及び共有ＲＡＭブロック３１８を示し、これらについてはそれぞれより詳細に後述する。一般に、共有ＲＡＭブロック３１８は、ＨＥＭｉ群によって用いられるメモリを含み、ＤＲＡＭコントローラ３１７は、データパスＤＲＡＭ１０７及び共有ＲＡＭブロック３１８を制御しかつそれら両リソースへのアクセスを調停するロジックを含む。] 図３
    [0057] Ｄ．読出し及び書込みの概要]
    [0058] 図４は、ＳＳＤコントローラ１０６によって処理される読出し動作の大まかなデータフローを示す。] 図４
    [0059] ステップ４０１では、ホスト（例えばホスト１０１）が、データのＬＢＡを含む読出しコマンドを発行する。]
    [0060] ステップ４０２で、ＳＳＤコントローラ１０６が、フラッシュメモリ・モジュール１０８内の要求されたＬＢＡの位置を識別し、１若しくは複数の読出しコマンドをフラッシュメモリ・モジュールに発行する。]
    [0061] ステップ４０３で、フラッシュメモリ・モジュール１０８は、読出し動作を行い、データをＳＳＤコントローラ１０６に戻す。]
    [0062] ステップ４０４で、戻されたデータは、ＳＳＤコントローラ１０６を通ってデータパスＤＲＡＭ１０７にストアされる。]
    [0063] ステップ４０５で、ホスト１０１によって要求されたデータが全て得られたか否かを判定するためのチェックが行われる。否であれば（ステップ４０５の結果が「ｎｏ」）、追加のデータがフラッシュメモリモジュールから得られ、データパスＤＲＡＭにストアされるようにステップ４０３に制御を返す。]
    [0064] ホストによって要求された全てのデータがフラッシュメモリ・モジュールから得られ、データパスＤＲＡＭにストアされたら（ステップ４０５の結果が「ｙｅｓ」）、ステップ４０６で、データはデータパスＤＲＡＭ１０７から読み出され、ＳＳＤコントローラ１０６に送られる。]
    [0065] ステップ４０７で、データはＳＳＤコントローラ１０６からホスト１０１へ送信され、ホスト１０１による読出し動作が終了する。]
    [0066] 図４は、大まかな概念的ステップを用いて読出し動作について説明していることを理解されたい。その詳細は、以下で説明する。] 図４
    [0067] 図５は、同様の大まかな概念的ステップを用いて書込み動作を説明しており、ここで、ホスト１０１は、メモリにデータをストアしようとしている。] 図５
    [0068] ステップ５０１では、ホスト１０１が、ＬＢＡを有する書込みコマンドを発行し、ＳＳＤコントローラ１０６にデータを提供する。]
    [0069] ステップ５０２で、ＳＳＤコントローラ１０６が、データパスＤＲＡＭ１０７に書き込まれるデータをストアする。]
    [0070] ステップ５０３で、ＳＳＤコントローラ１０６は、フラッシュメモリ・モジュール１０８内のＬＢＡの位置を識別する。]
    [0071] ステップ５０４で、ＳＳＤコントローラ１０６は、ＬＢＡを含むスーパーページを読み出すのに十分なフラッシュメモリ・モジュール１０８への読出しコマンドを発行する。この読出しコマンドは、データをＤＲＡＭにストアせず、従って図４のステップ４０３から開始してステップ４０５まで、ステップ４０４をスキップして、全てのデータが受信されるまでこれら２つのステップをループする。] 図４
    [0072] ステップ５０５で、データパスＤＲＡＭ１０７からのデータは、コントローラに転送され、フラッシュメモリ・モジュールから読み出されたデータと統合される。この統合の結果、コントローラが現在保持するスーパーページにおいて、当該ＬＢＡにストアされた古いデータが新しいデータによって上書きされたが、スーパーページ内の他の全てのＬＢＡは不変である。]
    [0073] ステップ５０６で、ＳＳＤコントローラ１０６はフラッシュメモリ・モジュール１０８へ書込みコマンドを発行する。]
    [0074] ステップ５０７で、フラッシュメモリ・モジュール１０８は、書込み動作を行う。]
    [0075] ステップ５０８で、全ての情報がフラッシュメモリ・モジュール１０８に書き込まれたか否かを判定するためのチェックが行われる。]
    [0076] 追加の書込み動作が必要であれば（ステップ５０８の結果が「ｎｏ」）、ステップ５０７に制御を返す。]
    [0077] 全てのデータがフラッシュメモリ・モジュール１０８に書き込まれたら（ステップ５０８の結果が「ｙｅｓ」）、ステップ５０９で、ＳＳＤコントローラ１０６は、書き込まれたＬＢＡのための位置情報を更新する。詳細に後述するように、フラッシュメモリの性質のため、書込み動作は、既存のスーパーページを物理的に上書きしないが、その代わりに更新されたスーパーページをフラッシュメモリ・モジュール１０８内の新しい位置に書込み、それによって、当該スーパーページ内にストアされているＬＢＡに関連付けられたアドレス翻訳情報の更新を要求する。]
    [0078] ここで、書込み動作は完了する。]
    [0079] ＩＩ．フラッシュメモリ・アーキテクチャ]
    [0080] Ａ．物理メモリ・アーキテクチャ]
    [0081] 図６は、１つのフラッシュ・グループ（例えばフラッシュ・グループ０ ３０１）の構成及び、該グループとそれに関連するフラッシュ・ポート（例えばフラッシュ・ポート０ ３０４）との関係を示す。この構成の細部は、異なる各実施形態において異なり得ることを理解すべきである。] 図６
    [0082] フラッシュ・グループ３０１は、６０１〜６０８で示される８つのフラッシュチップからなる。各フラッシュチップは２つのダイを含み、例えばフラッシュチップ６０１はダイ６０９及び６１０を含む。]
    [0083] 一実施形態では、各ダイ（例えばダイ６０９）は、８２２４個のブロックからなる約１．１１ギガバイトの使用可能な容量を有する。各ブロックは６４ページから構成され、各ページは２２１２バイトからなる。システム及びスペアメモリスペースが減算された場合、１つのダイあたり約１ギガバイトまたは１つのＮＡＮＤフラッシュチップあたり２ギガバイトのユーザデータ容量が残される。１２のフラッシュ・グループを含み、１つのフラッシュ・グループあたり８つのバンクをを含んでいるシステムでは、約３８４ギガバイトの使用可能なユーザ・メモリスペースが提供されるが、幾つかのスペースは予備に当てられ、ＬＢＡアドレス・スペースに含まれないシステム機能がユーザに利用可能になるので、ユーザ・データのために使用可能なスペースの合計は約３００ギガバイトである。システムスペースは、ＳＣＳＩモードぺージなどの様々なタイプのシステム・メタデータをストアし、空きスペースも含む。]
    [0084] 各々２つの１ギガバイトのダイを含んでいる２ギガバイトのＮＡＮＤフラッシュチップの使用は、最新の利用可能なフラッシュメモリ技術を反映するものである。このシステムは、１つのフラッシュメモリチップに４つのダイが含まれるかまたは１つのチップあたり１つのダイが含まれるような他のフラッシュメモリ・サイズ及び構成においても同様に良好に動作することができる。次世代型のＮＡＮＤフラッシュチップは１つのチップあたり４つのダイが組み込まれることとなるので、フラッシュ・グループ３０１はそのように構成することとする。本明細書で説明する原理は、４つのダイを含むチップに容易に適用可能である。例えば、４つのダイを含むチップにおける各ダイがそれ自体のＣＥ及びＲＢピンを有する場合、４つのダイ全ては共通のアドレス／コマンド／データピンを共有するが、各ダイは別個のバンクに組み込まれる。他方では、４つのダイを含むチップの各々が２つのＣＥ及びＲＢピンを有し、２つのダイが各ピンを共有する場合、ＳＳＤコントローラ１０６からは、共通のＣＳ及びＲＢピンを共有する２つのダイを、上述した単一のダイ（例えばダイ６０９）と区別することができないであろう。]
    [0085] 現在の好適な実施形態はまた、各々２つの０．５ギガバイトのダイを含んでいる１ギガバイトのＮＡＮＤフラッシュチップにおいても同様に良好に動作することができる。この構成では、１つのダイあたり４１１２個のブロックしか含んでいない。この構成は、容量以外は、上述した構成と同様に動作する。]
    [0086] フラッシュメモリチップそれ自体は従来のデザインであり、図６に示した構成は、フラッシュメモリチップの内部設計の細部の説明は意図しておらず、チップの構成及びダイとシステムの残りの部分とのインタフェースの様態の理解を可能にするためのものであることに留意されたい。] 図６
    [0087] フラッシュ・グループ３０１は、各バンクが４つのダイから構成される４つのバンク（６１１、６１２、６１３及び６１４）に分割される。従って、バンク６１１は、フラッシュメモリ６０１のダイ６０９と、フラッシュメモリ６０２のダイ６１５と、フラッシュメモリ６０３のダイ６１６と、フラッシュメモリ６０４のダイ６１７とから構成される。
    また、バンク６１２は、フラッシュメモリ６０１のダイ６１０と、フラッシュメモリ６０２のダイ６１８と、フラッシュメモリ６０３のダイ６１９と、フラッシュメモリ６０４のダイ６２０とから構成される。バンク６１３及び６１４も、他のフラッシュメモリ及びダイの間で同様に構成される。]
    [0088] 図６は４つのバンクを示す。現在の好適な実施形態では、ユーザが所望する容量に応じて、各フラッシュ・グループは４ないし８つのバンクを含んでいる。] 図６
    [0089] 図７は、フラッシュメモリ・モジュール１０８、ＳＳＤコントローラ１０６及びデータパスＤＲＡＭ１０７の間の相互接続に関するさらなる詳細を提供する。図７はフラッシュ・グループ０ ３０１及びフラッシュ・ポート０ ３０４を示すが、同様の相互接続が、全てのフラッシュ・グループとそれらに関連するフラッシュ・ポート及びデータパスＤＲＡＭ１０７との間で存在する。] 図７
    [0090] 図７に示すように、フラッシュ・グループ０ ３０１は、２つのバス、フラッシュバス７０１及びＣＳ／ＲＢバス７０２によって、フラッシュ・ポート０ ３０４に接続されている。] 図７
    [0091] ＣＳ／ＲＢバス７０２は、フラッシュＨＥＭｉ３０７をフラッシュ・グループ３０１の各バンクに接続する別個の複数のラインからなる。４つのバンクを有する図示した実施形態では、ＣＳ／ＲＢバス７０２は、フラッシュＨＥＭｉ３０７をバンク６１４に接続するライン７０３と、フラッシュＨＥＭｉ３０７をバンク６１３に接続するライン７０４と、フラッシュＨＥＭｉ３０７をバンク６１２に接続するライン７０５と、フラッシュＨＥＭｉ３０７をバンク６１１に接続するライン７０６との４つのラインからなる。多数（例えば８つ）のバンクを含む実施形態では、ＣＳ／ＲＢバス７０２は、バンクの数に応じた多数の信号から構成されることとなる。フラッシュＨＥＭｉ３０７からの信号がＳＳＤコントローラ１０６上のピンを介して送信されることも理解すべきである。図７は、送信経路の物理的な詳細を示すことは意図しておらず、データ及び制御信号の流れを示すことを意図している。] 図７
    [0092] ＣＳ／ＲＢバス７０２の各ラインは、レディ・ビジー（「ＲＢ」）信号をフラッシュ・グループ３０１からフラッシュＨＥＭｉ３０７へ送信するとともに、チップセレクト（「ＣＳ」）信号をフラッシュＨＥＭｉ３０７からフラッシュ・グループ３０１へ送信する。]
    [0093] ＣＳ／ＲＢバス７０２へ送信された複数のＣＳ信号のうちの１つの信号だけが、所定の時間でアクティブとなる。現在アクティブなＣＳ信号に接続されているバンクがフラッシュバス７０１に接続され、他の全てのバンクはそのバスからは切断される（繰り返すが、これは、物理的概念ではなく論理的概念である。実施に応じて、「接続された」バンクはフラッシュ・バスと通信するが、フラッシュ・バスと全てのバンクとの間に物理的な接続が存在する場合でも、他の全てのバンクがそのフラッシュ・バスを無視するように構成される）。]
    [0094] フラッシュＨＥＭｉ３０７からのアドレス及び制御情報は、フラッシュバス７０１を介して各バンクへ送信される。アドレス及び制御情報には、制御信号７０８（図８を参照して後述する）と、アドレス／コマンド信号７０９（図９を参照して後述する）とが含まれる。同様に、バス７０７は、フラッシュ・ステージバッファ３０８をフラッシュバス７０１へ接続する。データは、ステージバッファ３０８から、バス７０７及びフラッシュバス７０１を介してバンクへ送信される。また、データは、バンクからステージバッファ３０８への逆方向にも送信される。] 図８ 図９
    [0095] 図７にさらに示すように、データパスＤＲＡＭ１０７が、ステージバッファ３０８に接続されている。従って、データパスＤＲＡＭ１０７からステージバッファ３０８へデータが送信され、その後、現在アクティブなＣＳ信号を有するバンクへバス７０１を介して送信される。フラッシュ・グループ３０１からのデータは、逆方向の経路を通ってデータパスＤＲＡＭ１０７へ送信される。] 図７
    [0096] 図８は、単一のフラッシュメモリチップ（例えば、ダイ６０９及び６１０を有するフラッシュチップ６０１）のピン配列の一部を示す。好適実施形態では、フラッシュチップは、標準的なＮＡＮＤフラッシュ・インタフェースを使用する。標準的なＮＡＮＤフラッシュ・インタフェースの要部は、典型的には、８ビットのアドレス／データ（８０１）と、４ビットの制御信号７０８（アドレス・ラッチ・イネーブル（「ＡＬＥ」）信号８０２、コマンド・ラッチ・イネーブル（「ＣＬＥ」）信号８０３、ライト・イネーブル（「ＷＥ」）信号８０４及びリード・イネーブル（「ＲＥ」）信号８０５）と、ダイ１つあたり１本のチップ・イネーブル・ピン（コントローラからのＣＳ信号に接続され、チップ・イネーブル及びチップセレクトの指定が時々相互互換的に使用されることとなる）と、ダイ１つあたり１つのレディ・ビジー・ラインとから構成される。図示のように、Ａ／Ｄ信号８０１及び制御信号７０８（ＡＬＥ、ＣＬＥ、ＷＥ及びＲＥ信号）は全て、フラッシュバス７０１に接続されているが、これらの信号だけがフラッシュバス７０１に接続されてるわけではない。] 図８
    [0097] 図８に示すように、ＡＬＥ、ＣＬＥ、ＷＥ、ＲＥ信号及び両ＣＥ（チップ・イネーブル）信号は、フラッシュメモリ６０１に入力される。Ａ／Ｄバス８０１は、８つの双方向信号で構成されている。両ＲＢ信号は、出力信号である。] 図８
    [0098] 図８に示した全ての信号は、２つのＣＥ信号及び２つのＲＢ信号以外は、両ダイによって共有される。従って、８本のＡ／Ｄピン８０１が、ダイ６０９及び６１０によって共有される。図６の説明から理解することができるように、両ダイ（ダイ６０９及び６１０）は互いに異なるバンクに含まれている。このため、いかなる場合でも前記信号が１つ以上のバンクで同時にアクティブになることはないので、ピンを共有しても混乱は生じない。] 図６ 図８
    [0099] 典型的なフラッシュメモリでは、各ダイは、対応するダイに書き込まれるまたは対応するダイから読み出された１ぺージのデータを保持することができる、関連付けられたフラッシュページ・バッファを有する。図８では、フラッシュページ・バッファとして、ページ・バッファ８０６及び８０７が示されている。] 図８
    [0100] 図９は、フラッシュメモリ・ポート（例えばフラッシュメモリ・ポート０ ３０４）に用いられるフラッシュＨＥＭｉ（例えばフラッシュＨＥＭｉ３０７）の出力信号の一部を示している。フラッシュＨＥＭｉ３０７はまた、他の機能に用いられるさらなる入力及び出力も有することを理解されたい。上述したように、フラッシュＨＥＭｉ３０７をフラッシュ・グループに接続する信号は、ＳＳＤコントローラ１０６のピンを介して送信される。それらのピンも、ルーティングを処理するロジックも図示しない。信号のルーティングを示す他の図においてもそうだが、図９は、概念を示すことを意図しており、実際の物理的なレイアウトの詳細を示すことは意図していない。] 図９
    [0101] フラッシュＨＥＭｉ３０７のインタフェースのこの部分は、以下の機能に用いられる信号から構成される。]
    [0102] １．ＡＬＥ信号８０２、ＣＬＥ信号８０３、ＷＥ信号８０４及びＲＥ信号８０５の４つの制御ラインから構成される制御信号７０８。これらの信号は、フラッシュＨＥＭｉ３０７からの出力である。]
    [0103] ２．ＣＳ／ＲＢライン７０３〜７０６から構成されるＣＳ／ＲＢバス７０２。上述したように、各フラッシュＨＥＭｉは、接続された１つのＣＳ／ＲＢラインあたり、１つのフラッシュメモリ・バンクを制御することができる。従って、図９に示した実施形態では、フラッシュＨＥＭｉ３０７は４つのフラッシュメモリ・バンク（例えば、図６に示したバンク６１１、６１２、６１３、６１４）を制御することができる。１つのフラッシュ・グループあたり８つのバンクを含むシステムでは、各フラッシュＨＥＭｉは、この目的に用いられる８つの信号を有することとなる（追加の４つの信号が実際に使用されなくても、ロジックは追加の４つの信号をサポートする必要があることに留意されたい）。] 図６ 図９
    [0104] ＣＳ／ＲＢバス７０２は、ＣＳ信号をＨＥＭｉ３０７からフラッシュバンクへ送信するとともに、ＲＢ信号をフラッシュバンクからＨＥＭｉ３０７へ送信する。信号はこのようにして多重化されるので、各ラインは、一度に一種類の信号のみを送信し得る。ＣＳ／ＲＢ信号は「ワン・ホット」信号であるので、それらの信号のうちの１つだけを所定の時間にアクティブにすることができる。]
    [0105] 同一の信号をＣＳ及びＲＢの両方の目的に使用すると、ＳＳＤコントローラ１０６のピンが節約されるので、ＳＳＤコントローラのコスト及び複雑さを減少させることができる。しかし、この場合、各バンクに１つのＲＢ信号つまり１本のピンが必要となるので、フラッシュＨＥＭｉ３０７で制御することができるバンクの数が制限される。現在の実施形態では、ＳＳＤコントローラ１０６は各フラッシュ・ポートあたり８本のＣＳ／ＲＢピンを有するので、各フラッシュＨＥＭｉは最大で８つのバンクを制御することができる。]
    [0106] ３．アドレス／コマンド信号７０９を構成する３１個の信号。このバスは、フラッシュバス７０１に接続され、フラッシュメモリチップと同一の４０ＭＨｚの速度で実行され、アドレス及びコマンドをフラッシュＨＥＭｉ０ ３０７からフラッシュ・グループ０ ３０１へ送信する。アドレス／コマンド信号７０９は、各々が８ビットのペイロードをフラッシュメモリ・バンクの個別のダイへ送達する４つの個別の８ビットのバス（ライン０〜７、８〜１５、１６〜２３及び２４〜３１からなる）と考えることができる。従って、アドレス／コマンドバス７０９からの８つのラインは、図８に示すＡ／Ｄ信号８０１に接続する。] 図８
    [0107] 以上の説明から明らかなように、ＳＳＤコントローラ１０６の４４本のピンは、各フラッシュ・ポートに用いられる（図９では４つの信号のみが示されているが、各フラッシュ・ポートは最大で８つのバンクをサポートすることができ、それ故に８本のＣＳ／ＲＢピンが必要であることに留意されたい）。ＳＳＤコントローラ１０６は最大で１２のフラッシュ・ポートをサポートすることができるので、ＳＳＤコントローラ１０６の５２８本のピンがフラッシュ・インタフェースに用いられるが、１２よりも少ない数のフラッシュ・ポートが使用される場合は前記ピンのうちの幾つかは接続されない。別個のＣＳ及びＲＢピンが必要とされる場合、フラッシュ・インタフェースはさらなる９６本のピンを必要とすることに留意されたい（１バンク当たり１本のピン×８個のバンク×１２個のフラッシュ・ポート）。ＣＳ及びＲＢ信号を単一のピン上に多重化すると、必要とされるピンの数を大幅に節約することができる。] 図９
    [0108] 図９に示す実施形態が現在は好ましいが、様々な別の実施形態も可能である。別の実施形態では、特定のフラッシュ・グループに現在用いられている８本のＣＳ／ＲＢピンが、フラッシュ・グループ内に設けられたＭＵＸ（多重化装置）または他の同様のロジック装置に接続される。ＭＵＸは、或るバンクの全てのフラッシュ・ダイのＣＥ入力に接続される１組の出力信号を有し、各信号は、選択すべき特定のバンクのＣＥ入力を発生させる。ＳＳＤコントローラの８本のＣＳ／ＲＢピンは２５６の個別の状態を送信可能なので、理論的には、２５６の可能性のある入力状態のそれぞれについて互いに異なる出力ラインに沿って信号を生成するようにＭＵＸまたは他のロジック回路を設計することにより、それらのピンを使用して２５６の別個のバンクのうちから選択するようにすることが可能であり得る。しかし、現在の実施形態では、全てのバンクが同一のＡ／Ｄバスを共有しているので、そのような多数のバンクを追加する利益はほとんどないであろう。代わりに、より望ましい実施形態では、そのようなＭＵＸまたは他の同様のロジック回路は、適切な数（例えば８）のバンクを追加するためか、または、１バンクあたりのＣＳ／ＲＢピンの数を減らす（例えば８から４へ減らす）ために使用される。] 図９
    [0109] この代替実施形態では、ＣＳ／ＲＢピンの数はバンクの数よりも少ないので、ＣＳ／ＲＢピンはもはや各バンクについてＲＢ信号を処理することができないことに留意されたい。そのため、この実施形態では、ＳＳＤコントローラのＣＳ／ＲＢピンはもはやＲＢ入力を処理できない。しかし、標準的なフラッシュチップはソフトウエアのみによるＲＢ状態の状態チェックをサポートするので、各フレッシュＨＥＭｉはＡ／Ｄバスを使用してバンクのＲＢ状態をチェックすることができる。]
    [0110] 従って、この代替実施形態では、ＳＳＤコントローラ１０６は、フラッシュメモリ・インタフェースのために少数のピンを用いるか、または、幾つかのロジック回路を追加する必要があるためシステムが複雑化するが多数のバンクをそれと同一数のピンを用いてサポートする。]
    [0111] 図１０は、ある単一のバンクに含まれる複数のダイ（例えばバンク６１１に含まれるダイ６０９、６１５、６１６及び６１７）の互いの接続、及び前記ダイのそれに関連するフラッシュ・ポート（例えば、フラッシュＨＥＭｉ３０７及びステージバッファ３０８を含むフラッシュ・ポート０ ３０４）への接続の様態を示す。] 図１０
    [0112] 図６に示すように、ダイ６０９はフラッシュチップ６０１の２つのダイのうちの１つであり、ダイ６１５はフラッシュチップ６０２の２つのダイのうちの１つであり、ダイ６１６はフラッシュチップ６０３の２つのダイのうちの１つであり、ダイ６１７はフラッシュチップ６０４の２つのダイのうちの１つである。図示を簡単にするために、図１０では、各フラッシュチップの２つのダイのうちの１つだけの図示する（上述したように、メモリ・モジュール１０８には、各々４つ（またはそれ以上）のダイを有するフラッシュチップが組み込まれ得るが、本明細書において開示した設計の原理は同じままである）。] 図１０ 図６
    [0113] 図示のように、ライン７０６は、フラッシュＨＥＭｉ３０７とバンク６１１との間のＣＳ／ＲＢ信号インタフェースを構成する。ライン７０６は、ＣＳ信号をフラッシュＨＥＭｉ３０７からバンク６１１へ送信し、ＲＢ信号をバンク６１１からフラッシュＨＥＭｉ３０７へ送信する。図１０では、このことを、フラッシュＨＥＭｉ３０７とライン７０６上のポイント１００１との間を結ぶ両方向を指す矢印により示している。ポイント１００１からは、信号経路は分岐し、入力としてのＣＳ信号をダイへ送信し（各ダイに入る「ＣＳ」と表示された矢印により示される）、出力としてのＲＢ信号を各ダイから送信する（各ダイから出る「ＲＢ」と表示された矢印により示される）ことを理解されたい。ポイント１００１は例示的なものであり、ポイント１００１も図１０の残りの部分も、物理的実施の忠実な図示は意図していないことを理解されたい。] 図１０
    [0114] 図示のように、バンク６１１に含まれる４つのダイのうちのいずれか１つが「ビジー」と出力した場合にバンク６１１からＨＥＭｉ３０７へライン７０６を介してビジー信号が送信されるように、バンク６１１の各ダイからのＲＢ出力信号は論理的には一緒に実行される（あるいは、同様に組み合わせられる）。ライン７０６はまた、ＣＳ信号をフラッシュＨＥＭｉ３０７からバンク６１１の各ダイへ送信することもできる。バンクに用いられるＣＳ信号がフラッシュＨＥＭｉ３０７により設定された場合、その信号はバンクの各ダイのＣＥピンへ同時へ送信され、それにより、各ダイが同時に選択される。]
    [0115] 図１０はまた、フラッシュチップ６０１〜６０４のＡ／Ｄピンと、ＨＥＭｉ３０７のアドレス／コマンド信号との間の接続を表すアドレス／コマンドバス７０９も示す。図示のように、３２ビットのバス７０９は、フラッシュＨＥＭｉ３０７からバススイッチ１００２へ信号を送信する。バススイッチ１００２は、上述したようにして信号の多重化、分割及び送信を行うロジック回路を表し、必ずしも単一の物理的スイッチを構成する必要はない。] 図１０
    [0116] バススイッチ１００２は、バス７０９からサブバスへ信号を分割する。信号０〜７は、８ビットのバス８０１（図８にも示されている）を使用してフラッシュチップ６０１のＡ／Ｄピンへ送信され、信号８〜１５は８ビットのバス１００３を使用してフラッシュチップ６０２のＡ／Ｄピンへ送信され、信号１６〜２３は８ビットのバス１００４を使用してフラッシュチップ６０３のＡ／Ｄピンへ送信され、信号２４〜３１は８ビットのバス１００５を使用してフラッシュチップ６０４のＡ／Ｄピンへ送信される。Ａ／Ｄピンは、フラッシュチップ・ピンへ送信された信号がフラッシュチップの内部デザインに特異的な方法によって適切なダイに受け取られるように、フラッシュチップの両方のダイによって共有されることに留意されたい。] 図８
    [0117] 図１０はまた、フラッシュＨＥＭｉ３０７の制御信号７０８と各ダイとの間の接続を示す。上述したように、これらの制御信号はＡＬＥ、ＣＬＥ、ＲＥ及びＷＥからなり、フラッシュＨＥＭｉ３０７からフラッシュ・ダイへ送信される。制御信号７０８は、フラッシュＨＥＭｉ３０７からバススイッチ１００２へ送信される。バススイッチ１００２からは、制御信号の同一の組み合わせ（いずれの場合も７０８で示される）が、各フラッシュメモリ・チップへ送信される。Ａ／Ｄピンと同様に、ＡＬＥ、ＣＬＥ、ＲＥ及びＷＥの各ピンは、各フラッシュメモリ・チップにおける両ダイに共有される。] 図１０
    [0118] 図１０はまた、３２ビットのバス７０７によってバススイッチ１００２に接続されているフラッシュ・ステージバッファ３０８を示す。バス７０９とは異なり、バス７０７は双方向性なので、データを両方の方向へ送信する。] 図１０
    [0119] ステージバッファ３０８とダイとの間の送信は、ステージバッファＤＭＡコントローラ１００６の制御下で行われる。]
    [0120] フラッシュ・ステージバッファ３０８はまた、フラッシュチップのＲＥ及びＷＥ入力に接続されていることに留意されたい。そのような接続は、明瞭さのために図示しないが、ＤＭＡの動作を制御するために用いられる。]
    [0121] バススイッチ１００２は、バス７０７からの信号を４組の８ビット信号に分割し、分割された信号を８ビットのバス８０１、１００３、１００４及び１００５を使用してダイ６０９、６１５、６１６及び６１７へ送信する。同様に、バススイッチ１００２は、８ビットのバス８０１、１００３、１００４及び１００５を介してダイ６０９、６１５、６１６及び６１７からデータを受信し、その後、完全な３２ビット値の信号をバス７０７を介してステージバッファ３０８へ送信する。]
    [0122] このように、スイッチ１００２は、フラッシュＨＥＭｉ３０７からの信号及び、同一の８ビットのバスを介してステージバッファ３０８との間で送受信される信号を多重化する。スイッチ１００２は、読出しまたは書込みサイクルの特定の段階に応じて、どの信号の組を８ビットのバスを介して送信するか決定する。前記サイクルの或る段階の間は、フラッシュＨＥＭｉ３０７からのアドレス情報はダイに接続されるが、前記サイクルの別の段階の間は、ステージバッファ３０８からのまたはステージバッファ３０８へのデータは８ビットのバスに接続される（繰り返すが、スイッチ１００２は、概念的なものであり、単一の専用スイッチを構成する必要はない。加えて、スイッチ１００２に関連して説明した機能的な側面は、その他の論理ブロックに見ることもできる）。]
    [0123] 図１０では、１つのフラッシュメモリ・バンク６１１のみを示している。実際の実施形態では、バススイッチ１００２は、フラッシュ・グループの各フラッシュメモリ・バンクとインタフェースすることとなる。各インタフェースでは、上述したようにバンク６１１に特異的な信号７０６以外は、図１０に示すようにバススイッチ１００２からバンク６１１へ出力される信号は全て複製されることとなる。また、上述したように、フラッシュメモリ・スイッチ１００２は、バス７０７、７０８及び７０９を各フラッシュバンクへ接続するが、フラッシュＨＥＭｉ３０７からの現在アクティブなＣＳ信号に関連するバンクのみが応答性を有する。] 図１０
    [0124] フラッシュバス７０１は、バス７０８、８０１、１００３、１００４及び１００５を含むことに留意されたい。]
    [0125] 図１１は、ライン７０６に関連するＣＳ及びＲＢロジックの詳細を示す。図示のように、ＳＳＤコントローラＣＳ／ＲＢピン１１０１は、フラッシュ・ダイ６０９及び６１５に関連するＲＢ及びＣＥピンに接続される。図６に関連して上述したように、ダイ６０９及び６１５は、バンク６１１に含まれる４つのダイのうちの２つである。例示の目的で、バンク６１１の他の２つのダイは図示しないが、それらはダイ６０９及び６１５と同様の様態で接続されている。] 図１１ 図６
    [0126] ＳＳＤコントローラ１０６は、バンク６１１を選択すべくＣＳ／ＲＢピン１１０１をハイで駆動する。この信号は、インバータ１１０２によって反転され、バンク６１１のダイのＣＥピンによりローで受信される。こららのピンは、アクティブ・ローである。]
    [0127] コントローラが、同じフラッシュ・グループハイにおける別の１つのＣＳピンを駆動したした場合に、ＣＳ／ＲＢピン１１０１はＳＳＤコントローラ１０６によりローで駆動される（このことにより、フラッシュ・グループにおける別のバンクが選択される）。]
    [0128] フラッシュＨＥＭｉ３０７がバンク６１１のレディ・ビジー状態を読み出したい場合、ＳＳＤコントローラ１０６はＣＳ／ＲＢピン１１０１をフロートさせる。フラッシュ・ダイＲＢピンのいずれかがバンクがビジーであることを示すロー信号を駆動した場合、ダイＲＢピンのいずれかのロー出力はプルアップ１１０３をオーバーライドすることとなるので、ＳＳＤコントローラによりＣＳ／ＲＢピンがフロートさせられるとＣＳ／ＲＢピンはロー入力を受け取ることとなる。他方では、バンクがレディ状態の場合、フラッシュ・ダイはＲＢピンをフロートさせる。プルアップ１１０３はＲＢピンに接続されているので、ＲＢピンの全てをフロートさせた場合及び、ＣＳ／ＲＢピン１１０１がフロートされた場合、前記ピンはバンクがレディであることを示すハイ入力信号を受信する。]
    [0129] 従って、レディ信号がＣＳ／ＲＢピン１１０１により受信されるようにするために全てのピンをレディ状態（フロート状態）にする必要があるので、この回路がピンのビジー状態を効果的にＯＲ接続されるようにこの回路はバンクのＲ／ＢピンをＯＲ構成で互いに接続する。インバータ１１０２の使用することにより、バンクのＣＥピンがアクティブ・ローの場合であっても、バンクを選択するためにＳＳＤコントローラ１０６をＣＳ信号ハイで駆動することが可能となる。入力されるＲＢ信号をオーバーライドするためにはＣＳ信号がハイで駆動されなければならないので、このことは必要である。このようにして、ＳＳＤコントローラ１０６へのＲＢ入力をアクティブ・ハイにすることができる。また、ハイＣＳ出力はプルアップ１１０３で生成されたハイＲＢ出力をオーバーライドするので、ＣＳ／ＲＢピン１１０１においてハイ出力で依然としてオーバータイドされることができる。]
    [0130] Ｂ．ロジカル・メモリ・アーキテクチャ]
    [0131] １０１及び１０２などのホストは、典型的には、ロジック・ブロック・アドレスすなわち「ＬＢＡ」を単位としてメモリを編成する。ホストがデータをマス・ストレージに書き込んだとき、ホストは典型的には書込みコマンド及びＬＢＡを含むＣＤＢを送信する。なお、ホスト通信の詳細は、ホストに使用される特定のプロトコルに応じて変更される。ホストがその後にデータの読出しを望む場合、同じＬＢＡを用いて読出しコマンドを発する。]
    [0132] 典型的には、ホストのメモリ・アーキテクチャは、データを何百万ものＬＢＡに分割する。各ＬＢＡには、ＬＢＡ０から始まる連番が付けられる。当業者にはよく知られているように、ホストは多数のマス・ストレージコントローラと頻繁に通信し、ホストの全ＬＢＡ範囲のサブセットを各コントローラに割り当てる。現在の実施形態では、ＳＳＤコントローラ１０６は、ＬＢＡ０から始まりコントローラによりアドレス可能な最大連番数のＬＢＡで終わるＬＢＡ範囲に応答する。そのＬＢＡシーケンスをより大きいホストＬＢＡアドレス・スペースへマッピングすることにはホストまたはホスト・バス・アダプタが関与し、ＳＳＤコントローラ１０６には透明である。]
    [0133] 図１２は、好適実施形態におけるフラッシュメモリ・モジュール１０８で用いられるメモリ階層を示す。] 図１２
    [0134] 各フラッシュ・グループは多数のバンク（例えばバンク６１１）から構成されている。各バンクは、ブロック０〜ブロックｎ（例えばブロック０ １２０１）と表される多数のブロックから成る。フラッシュメモリシステムでは一般的なように、ブロックは、１回の動作で消去可能なフラッシュメモリのセグメントを表す。]
    [0135] バンクに含まれるブロックの正確な数は、実施依存的である。一例を挙げれば、３００ギガバイトの利用可能なユーザデータを提供するシステムでは、１バンクあたりのブロックの数は、通常は７，０００〜９，０００個の範囲であり、欠陥マネジメントや空きスペースとして確保されるメモリ量などの様々な要素に左右される。]
    [0136] 図１２に示すように、各ブロックは、スーパーページ０〜６３と表される６４個のスーパーページからなる。前述したように、各スーパーページは、４つのフラッシュページからなる（例えば、スーパーページ３０は、ページ３０ １２０２、ページ３０ １２０３、ページ３０ １２０４及びページ３０ １２０５からなる）。ページ１２０２、１２０３、１２０４及び１２０５は、同じフラッシュバンクの４つの互いに異なるフラッシュメモリ・ダイの同じアドレス位置にストアされている。従って、スーパーページ３０は、４つの別個のダイに散在している。フラッシュメモリシステムでは標準的なように、各ページは、読出しまたは書込み可能なフラッシュメモリの最小インクリメントを表す。] 図１２
    [0137] 図１２に示すように、各スーパーページは、ページセクタ（Ｐセクタ）として知られている１５個のメモリ・セグメント（ページセクタ０〜１４と表される）をストアする。] 図１２
    [0138] 図１２はまた、さらなるメモリ構造：Ｓペーシセクタ０ １２０６を示す。図示のように、Ｓページセクタ０は４つのＰセクタ０からなる。各スーパーページは１つのＳページセクタを有する。] 図１２
    [0139] Ｓページセクタ０は一般的にクラッシク・マス・ストレージ・セクタに相当するが、同一バンクの互いに異なるダイの同一アドレスに各々ストアされている４つのＰセクタに物理的に散在している。]
    [0140] 好適実施形態はまた、図１２には図示しない追加的なメモリ構造であるフラッシュ・グループの各バンクの同一ブロック（例えばフラッシュ・グループのスーパーブロック０のブロック０ １２０１）から構成されるスーパーブロックも使用する。] 図１２
    [0141] 望ましい実施形態では、特定のＬＢＡに関連するデータ及びメタデータは、単一のＳページセクタ（例えばＳページセクタ１２０６）にストアされ、本明細書においては、セクタ・データ及びセクタ・メタデータから構成されるセクタ・コンテンツと呼ばれる。]
    [0142] 図１３は、スーパーページ・セクタ（例えば、Ｓページセクタ１２０６）の構成を示す。Ｓページセクタ全体は、フラッシュメモリ内の５５６バイトからなる。各Ｓページセクタは、４つのＰセクタに分けられ、各Ｐセクタは１３９バイトからなり、互いに異なるフラッシュ・ダイ上にある。] 図１３
    [0143] 図示したこの例では、５２８バイトのＳページセクタ１２０６は、セクタ・データ・フィールド１３０１として示されるデータに割り当てられる。使用するプロトコルに応じて、互いに異なるホスト・プロトコルは互いに異なる量のデータを１つのアドレスに関連付ける。セクタ・データ・フィールド１３０１は５１２バイトであり得る。]
    [0144] 図１３に示すように、好適実施形態では、各Ｓページセクタはまた８バイトのエンド・ツー・エンド（「Ｅ２Ｅ」）情報（フィールド１３０２）及び２０バイトのＥＣＣ情報（フィールド１３０３）を含む。これらのフィールドは、セクタ・メタデータを集合的に構成する。] 図１３
    [0145] Ｅ２Ｅ情報は、より新しいバージョンのＳＣＳＩプロトコルによって指定される。この情報は、データを追跡し、マス・ストレージ・デバイスから戻ったデータが要求されたデータと一致（マッチ）することを確実にするために、イニシエータにより使用することができる。ＥＣＣ情報は、誤り訂正の目的のために使用される。]
    [0146] Ｅ２Ｅフィールド１３０２は、Ｒｅｆタグ・フィールド１３０４、Ａｐｐタグ・フィールド１３０５及びＣＲＣフィールド１３０６にさらに分割される。]
    [0147] Ｒｅｆタグ・フィールド１３０４は４バイトからなり、イニシエータによりセクタ・データに関連付けられたアドレスを含む。Ｒｅｆタグのサポートは、ＳＣＳＩプロトコルからは要求されないので（そして、プロトコルの旧バーションの一部でないので）、イニシエータはＲｅｆタグを使用しても使用しなくてもよい。イニシエータがＲｅｆタグを使用しない場合、Ｒｅｆタグ・フィールド１３０４に関連する値は、セクタコンテンツの最初の書込みをトリガーしたＣＤＢから取得される。典型的には、この値はＬＢＡと同一であるが、イニシエータが別のＲｅｆタグを割り当ててもよい。同一の書込みにおけるそれに続く各セクタのＲｅｆタグ値がインクリメントするように、または、単一の書込みに関連する全てのセクタに対して単一のＲｅｆタグ値が割り当てられるように、イニシエータにより選択される。インクリメントさせる方法が選択された場合、ＳＳＤコントローラ１０６はその作業を初期Ｒｅｆタグ値及び受け取ったセクターの番号に基づいて行う。]
    [0148] イニシエータがＲｅｆタグの使用をサポートしない場合、ＳＳＤコントローラ１０６はＲｅｆタグ・フィールド１３０４をＬＢＡアドレスで満たす。このフィールドは、イニシエータがＲｅｆタグの使用を要求するか否かに関わらず、内部エラーチェックの目的でＳＳＤコントローラ１０６に使用される。]
    [0149] Ｒｅｆタグ・フィールド１３０４にストアされた値は、このＳページセクタに割り当てられた任意のＬＢＡへのその後の読出しまたは書込みを引き起こす任意のＣＤＢのＲｅｆタグ値に一致すべきである（イニシエータによりＲｅｆタグが割り当てられなかった場合は、Ｒｅｆタグ値はＣＤＢに基づいてＬＢＡに一致すべきである）。２つの値が一致しない場合は、受け取ったＲｅｆタグにおける誤り、Ｒｅｆタグ・フィールド１３０４におけるデータ破損、または、Ｓページセクタ１２０６を読出しまたは書込みのための適切なターゲットとして選択するためにＳＳＤコントローラ１０６によって使用されるアドレス翻訳テーブルにおける問題によって生じた何らかのエラーを示す。そのような状態が検出された場合、ホストに対して、トランザクション失敗を示す適切なＳＣＳＩ検知コードの発行（または、使用されるプロトコルに応じたその他の同様の通信）がなされる。]
    [0150] Ａｐｐタグ・フィールド１３０５は２バイトからなり、関連するセクタ・データにより作られた特定の用途に関するイニシエータ特異的情報のために使用される。Ａｐｐタグ情報はＳＣＳＩプロトコルによってサポートされるが、このことは必須ではない。この情報がイニシエータによって供給されない場合、Ａｐｐタグ・フィールド１３０５には、Ａｐｐタグの使用をサポートするイニシエータにより割り当てられた任意の有効なＡｐｐタグ値をオーバーラップしないように選択されたデフォルト値が満たされる。]
    [0151] Ｒｅｆタグ値と同様に、フラッシュメモリから受信したデータについてのＡｐｐタグ情報は、エラーを示す不一致によって、読出しコマンドの一部としてイニシエータによって供給されたＡｐｐタグに対してチェックすることができる。]
    [0152] ＣＲＣフィールド１３０６は２バイトからなり、前記データとＳページセクタ１２０６にストアされているメタデータとの整合性をチェックするのに使用される巡回冗長検査（「ＣＲＣ」）データを含む。Ｒｅｆタグ及びＡｐｐタグ情報と同様に、ＣＲＣタグは、前記データ及びメタデータが正しいか否かを判断するために、イニシエータから受け取った値に対してチェックすることができる。]
    [0153] ＳＣＳＩプロトコルは、イニシエータが３つのＥ２Ｅ値のいずれかまたは全てのチェックを要求することを可能とする。]
    [0154] ＥＣＣフィールド１３０３は、ＬＢＡデータ及びセクタ・メタデータのエラーを訂正するために使用することができる誤り訂正符号（「ＥＣＣ」）情報を含む。好適実施形態に使用されるＥＣＣのチェックは、図３１に関連して後述する。] 図３１
    [0155] 図１２に戻り、好適実施形態では、各ページ（例えばページ１２０２）は２２１２バイトのフラッシュメモリスペースからなり、１５個のＰセクタ（いずれの場合もＰセクタ０〜１４と表される）と、それに加えてメタデータ（図示せず）を含む。] 図１２
    [0156] 好適実施形態では、Ｓページセクタを構成する４つのＰセクタの各々は、そのＳページセクタにストアされるセクタコンテンツの４分の１をストアする。そのデータは、バイトインタリーブに基づいて、Ｐセクタに割り当てられる。従って、セクタコンテンツの第１のダブルワードの最初のバイトはページ１２０２のＰセクタ０の最初のバイトに書き込まれ、第１のダブルワードの２番目のバイトはページ１２０３のＰセクタ０の最初のバイトに書き込まれ、第１のダブルワードの３番目のバイトはページ１２０４のＰセクタ０の最初のバイトに書き込まれ、第１のダブルワードの４番目のバイトはページ１２０５のＰセクタ０の最初のバイトに書き込まれ、第２のダブルワードの最初のバイトはページ１２０２のＰセクタ０の２番目のバイトに書き込まれる。]
    [0157] この説明から理解できるように、Ｓページセクタ０にストアされたセクタコンテンツは、４つのＰセクタ０の間に散在する。従って、４つのページの各ページは、セクタコンテンツの４分の１、すなわち１３９バイト（５５６／４）をストアする。]
    [0158] 図１４は、フラッシュページ１２０２をさらに詳細に示し、図１２に図示しなかった要素を図示する。典型的なフラッシュ・アーキテクチャでは、フラッシュページは、２０４８バイトのデータ及び／またはメタデータと、他の目的に使用されるさらなる６４バイトの「スペア」バイトとからなり、合計で最大２１１２バイトとなる。他方では、好適実施形態では、各ページは２１１２バイトからなるが、そのうちの２０８５バイトはセクタコンテンツ（１５×１３９）のために使用され、残りの２７バイトがスーパーページに関連するメタデータをストアする。図１４は、２０８５バイトからなるＰセクタ０〜１４と、１フラッシュページ当たり２７バイトからなるスーパーページ・メタデータ１４０１とを示す。Ｐセクタの場合と同様に、スーパーページ・メタデータ・フィールド１４０１がスーパーページに関連するメタデータの４分の１をストアするように、スーパーページ・メタデータはスーパーページを構成する４つのフラッシュページの全てに渡って散在する。] 図１２ 図１４
    [0159] スーパーページ・メタデータ１４０１は、Ｓページインデックス１４０２とタイムスタンプ１４０３からなる。Ｓページインデックス１４０２は、「フォワード・テーブル（Forward Table）」として知られているテーブル（ＬＢＡについての物理位置情報を含んでいる）にインデックスをストアする。フォワード・テーブルは、図３３に関連して後述する。] 図３３
    [0160] タイムスタンプ１４０３は、スーパーページが書き込まれた時間を表すタイムスタンプを含む。]
    [0161] Ｓページインデックス及びタイムスタンプは、スーパーページを構成する４つのフラッシュページの各々に冗長的に書き込まれる。このメタデータは、他の情報を保護するＥＣＣ機構により保護されていないので、冗長性は必要である。]
    [0162] スーパーページが書き込まれた場合、スーパーページ・メタデータ１４０１はフラッシュＨＥＭｉによって満たされる。フラッシュＨＥＭｉは、書込みを開始するページ要求部からＳページインデックスを所得するとともに、内部クロックからタイムスタンプ情報を取得する。スーパーページ・メタデータは、不測のパワーロスの後に、オープンスーパーブロックを再構築するために使用される。パワーロス後の再構築については、図５８に関連して後述する。]
    [0163] 図１５は、セクタコンテンツが、バンクのブロック０及び１から構成される様態を示す。バンクにストアされた残りのブロックの全てに対し、同一の構成が行うことができることを理解されたい。] 図１５
    [0164] 各Ｓページセクタは、単一のＬＢＡに関連するセクタコンテンツをストアし、スーパーページのＳページセクタは、１５個の連続的なＬＢＡに関連するセクタコンテンツをストアする。後述するように、或るスーパーページに関連する１５個の連続的なＬＢＡは、次のスーパーページに関連する１５個の連続的なＬＢＡとは関係を持たない。]
    [0165] この構成は、ＬＢＡを文字（letter）で識別することにより示される。従って、ＬＢＡ（Ａ）は特定のアドレスを示し、ＬＢＡ（Ａ＋１４）は、ＬＢＡ（Ａ）よりも１４高いＬＢＡアドレスを示す（例えば、ＬＢＡ（Ａ）がＬＢＡ（Ｏ）である場合、ＬＢＡ（Ａ＋１４）はＬＢＡ（１４）となる）。また一方、ＬＢＡ（Ａ）とＬＢＡ（Ｂ）との間は、例えば両方とも１５で等しく割り切れること以外は関係がない。従って、ＬＢＡ（Ａ）がＬＢＡ（９，０００）を表す場合に、ＬＢＡ（Ｂ）がＬＢＡ（６０）を表し得る。]
    [0166] 各スーパーページにストアされたＬＢＡは、オペレーション中に変化し得ることに留意されたい。例えば、ブロック０のスーパーページ１のＳページセクタ０は、ある時点では、ＬＢＡ（Ｏ）（Ｂ＝０）に関連するセクタコンテンツをストアすることができるが、他の時点では、ＬＢＡ（９００）（Ｂ＝９００）に関連するセクタコンテンツをストアすることができる。使用中におけるＬＢＡ、スーパーページ及びブロックの変化の関係の様態は後述する。]
    [0167] 図１６は、初期化中に、フラッシュメモリ・モジュール１０８にホストアドレス・スペースをマップする様態を示す。上述したように、ホストは典型的には、ホストを物理メモリの構成の詳細から分離するＬＢＡを使用して読出し及び書込みを引き起こす。] 図１６
    [0168] 好適実施形態では、各フラッシュ・グループは同じサイズであり、ＬＢＡに対応するデータを各々同数ストアする（または他のホスト・アドレス方式が用いられる）。現在の実施形態では、後述するように、４５個のＬＢＡが１回の転送要求で処理することができる最大数なので、ＬＢＡは４５の倍数のセットでフラッシュ・グループの間に分配される。好適実施形態は、ＬＢＡ０〜８９がフラッシュ・グループ０に割り当てられ、ＬＢＡ９０〜１７９がフラッシュ・グループ１に割り当てられ、ＬＢＡ１８０〜２６９がフラッシュ・グループ２に割り当てられ、以下同様にして最後のフラッシュ・グループに達してＬＢＡ割り当てがフラッシュ・グループ０にループバックするまで、９０個のＬＢＡのストライプ・サイズを用いる。他の様々なストライピング・アルゴリズムを用いることが可能である。代替実施形態では、ユーザはストライプ・サイズを特定することが可能であるが、転送要求で処理することができるＬＢＡの数の倍数単位で行うことが好ましい。]
    [0169] 図１６は、フラッシュメモリスペースの簡略化されたバージョンを示す。この簡略化されたバージョンは、３つのフラッシュ・グループ（フラッシュ・グループ０〜２）から構成される。この簡略化された例では、２つのスーパーページからなるブロックは、ＳＰ０及びＳＰ１と表される。従って、フラッシュ・グループ０のバンク０のブロック０は、スロットに書き込まれた、１６０１で表されるデータからなる。図示のように、この簡略化された例では、各バンクは１つのブロックのみを含む。] 図１６
    [0170] 上述したように、スーパーブロックは、各バンクの同じブロックからなる。そのため、図１６に示す簡略化されたアーキテクチャでは、フラッシュ・グループ０のスーパーブロック０は、各バンクのブロック０から成り、図１６では１６０２で表される（すなわち、簡略化された例におけるフラッシュ・グループ全体）。] 図１６
    [0171] 後述するように、各スーパーブロックのブロック０のスーパーページ０は、スーパーブロック・メタデータ・テーブルとして知られているデータ構造を含む。このことは、各フラッシュ・グループのバンク０のＳＰ０において、「ＳＭＴ」として示されている。]
    [0172] 前記テーブルの他の欄の全てには、特定のスーパーページにストアされたＬＢＡ範囲が記載されている。従って、フラッシュ・グループ０のバンク１のスーパーページ０はＬＢＡ０〜１４を含み、フラッシュ・グループ０のバンク１のスーパーページ１はＬＢＡ３００〜３１４を含む。]
    [0173] 図示のように、ＬＢＡは、それぞれ９０個のＬＢＡの「ストライプ」で割り当てられる。最初のストライプ（ＬＢＡ０〜８９）は、フラッシュ・グループ０のスーパーページ０のバンク１〜６に割り当てられる。次のストライプ（ＬＢＡ９０〜１７９）は、フラッシュ・グループ１のスーパーページ０のバンク１〜６に割り当てられる。次のストライプ（ＬＢＡ１８０〜２６９）は、フラッシュ・グループ２のスーパーページ０のバンク１〜６に割り当てられる。]
    [0174] この時点で、最後のフラッシュ・グループに達したので（この単純化された例では）、次のストライプはフラッシュ・グループ０に書き込まれ、前のストライプが中断したところからまた始める。このようにして、フラッシュ・グループ０のスーパーページ０のバンク７に、ＬＢＡ２７０〜２８４が書き込まれる。フラッシュ・グループ０において利用可能なスーパーページ０はもう存在しないので、ストライプの割り当ては、スーパーページ１のバンク０へと続けられ、スーパーページ１のバンク４まで続けられる。]
    [0175] この時点からのこの割り当ては、スーパーブロックの終わりに達して限界となる場合を除き、そのまま続けられる。例えば、新しいストライプは、フラッシュ・グループ０のスーパーページ１のバンク５から始められる。スーパーブロックには３つのスーパーページしか残っていないので、ストライプは、フラッシュ・グループ１のスーパーページ１のバンク５へと続けられる。このようにして、スーパーブロックが偶数のストライプを保持しないという事実にも関わらず、ＬＢＡは各スーパーブロックの全てのスーパーページに割り当てられる。]
    [0176] このＬＢＡ割り当て方法は、フラッシュメモリのパラレル処理を最大にする傾向がある。各フラッシュ・グループは互いに独立的に動作するので、フラッシュ・グループの全体に渡ってＬＢＡをストライプすることは都合がよい。このことにより、１回のトランザクションで１つ以上のフラッシュ・グループに保持されたデータにアドレスする可能性を最大化することができ、それにより、前記トランザクションに関する複数のフラッシュ読出しまたは書込みを同時に行うことが可能となる。転送要求は、１つのフラッシュ・グループのＬＢＡだけにしかアドレスすることができないので、トランザクションに要する転送要求の回数を最小限にするために、ストライプサイズを４５のインクリメント（転送要求によってアドレすることができるＬＢＡの最大数）に特定することが賢明である。現在の実施形態では、ストライプは、４５ずつインクリメントされる２つのＬＢＡから構成される（６つのスーパーページを表す）。後述するように、フラッシュ・グループは、５つの別個のバンクへの５つの書込み動作を同時に処理することができる。大量の転送は、各フラッシュ・ポートへの５つの書込みを同時に実行することができ、かつ複数のフラッシュ・ポートをパラレルに実行することができるので、９０個のＬＢＡのストライプサイズを使用すると、フラッシュ・インタフェースの並行使用を最大にする傾向がある。そのため、この構成は、高度の並行処理を行うことにより、ホストが開始する大量の読出しまたは書込みをＳＳＤコントローラ１０６が素早く処理することを可能とする。]
    [0177] このようにして、図１６に示すようなＬＢＡ０〜１９０を含む仮説的な転送を、１つのＩＯＰ及び５つの転送要求を用いて行うことができる。第１の転送要求はＬＢＡ０〜４４を処理することができ、第２の転送要求はＬＢＡ４５〜８９を処理することができ、第３の転送要求はＬＢＡ９０〜１３４を処理することができ、第４の転送要求はＬＢＡ１３５〜１７９を処理することができ、第５の転送要求はＬＢＡ１８０〜１９０を処理することができる。この転送には、３つの互いに異なるフラッシュ・グループが使用され、それにより高度な並行処理を可能となることに留意されたい。加えて、（後述するように）互いに異なるバンクを対象とするページ要求は、同じフラッシュ・グループにおいてでさえも、並行して行うことができる。従って、各転送要求から発されるページ要求は互いに異なるバンクを対象とすることができるので、この例では前記ページ要求をパラレルに行うことができる。] 図１６
    [0178] フラッシュ・グループへのＬＢＡの割り当ては恒久的なものである。あるいは、フラッシュ・グループ内のバンクへの割り当ては、毎回変更することもできる。後述するように、ホスト書込み部がＬＢＡを受け取った場合、そのＬＢＡを含むスーパーページを無効にすることを要求し、新しいデータ（及びそのスーパーページからの任意の上書きされていない古いデータ）が新しいスーパーページに書き込まれ、フラッシュＨＥＭｉは、同じバンクからの新しいスーパーページを古いスーパーページとして使用しようとする。しかし、このことは不可能な場合もあり、その場合は、フラッシュＨＥＭｉはＬＢＡを別のバンクのスーパーページへ移動させる。このことは、フラッシュメモリシステムの性能に影響を与える傾向がある。そのような変更が十分に行われた場合は、データのストライプが１つまたは比較的少数のバンクに集中するため、並行処理の機会が失われるからである。しかし、実際には、バンクからバンクへのシフトは、非パターン的に行われる傾向があるので、所定のストライプにおけるＬＢＡ群の大幅なオペレーションの後でさえも、バンクの全体に散在する傾向があるため、高度な並行処理は維持され得る。]
    [0179] ＩＩＩ．ハードウェアの詳細]
    [0180] Ａ．ホストインタフェース]
    [0181] 図１７は、図３に示したホストインタフェース３１０をさらに詳細に示す。ホストインタフェース３１０は、物理インタフェース１７０１と、ホスト・ポート０ １０４及びホスト・ポート１ １０５として示される２つのホスト・ポートとからなる。物理インタフェース１７０１の詳細については後述するが、ここでの説明では、物理インタフェース１７０１は、ホスト１０１及び１０２とホスト・ポート１０４及び１０５との間で信号をルーティングするためのものであると理解すれば十分である。各ホスト・ポートは、別個のホストとインタフェースすることが可能である。] 図１７ 図３
    [0182] 一般に、ホストインタフェース３１０は、受信側で次の機能を実施する。
    ・フレームを受信する
    ・フレームを構成要素に分解する
    ・コマンド情報を次のページに渡す
    ・データをデータパスＤＲＡＭに渡す]
    [0183] 一般に、ホストインタフェース３１０は、送信側で次の機能を実施する。
    ・データパスＤＲＡＭ１０７からデータを受信し、ホストへの送信用のデータを編成する
    ・ホストへの送信用のフレームを生成する
    ・フレーム（データフレームを含む）をホストへ送信する]
    [0184] 各ホスト・ポートは、受信ＨＥＭｉ（１７０２及び１７０３）、送信ＨＥＭｉ（１７０４、１７０５）、受信ステージバッファ（１７０６、１７０７）及び送信ステージバッファ（１７０８、１７０９）を含む。]
    [0185] 図示のように、各受信ＨＥＭｉは、複数のホストのうちの１つから物理インタフェース１７０１を介して制御情報を受信し、その制御情報をＳＳＤコントローラ１０６の他の構成要素へ送信する。「制御」情報は、この文脈においては、コマンド、制御信号及びアドレスを意味するが、データは含まない。各受信ＨＥＭｉがホストから受信した制御情報は受信ＨＥＭｉから送信される制御情報とは互いに異なり得ることに留意されたい。]
    [0186] 各送信ＨＥＭｉは、ＳＳＤコントローラの他の構成要素から制御情報を受信し、その制御情報を物理インタフェース１７０１を介して複数のホストのうちの１つへ送信する。繰り返すが、ＨＥＭｉからホストへ送信される制御情報は、送信ＨＥＭｉが受信した制御情報とは互いに異なり得る。]
    [0187] 各受信ステージバッファは、物理インタフェース１７０１を介して複数のホストのうちの１つからデータを受信し、そのデータをデータパスＤＲＡＭ１０７へ送信する。受信ステージバッファは１６キロバイトであり、最大で４つのＦＣ＿ＡＬ（「ファイバーチャネル・アービトレイテッド・ループ」）データフレームを受け取ることができる。]
    [0188] 各送信ステージバッファは、データパスＤＲＡＭ１０７からデータを受信し、そのデータを物理インタフェース１７０１を介して複数のホストのうちの１つへ送信する。送信バッファは４キロバイトであり、データパスＤＲＡＭ１０７からの１つの出力フレーム及び１つの入力フレームをストアすることができる。]
    [0189] 図１８は、ホスト・ポート０ １０４に関する幾つかのさらなる詳細を示す。当業者には理解できるように、ＳＤコントローラ１０６とホスト１０１との間の通信は、ホストが使用する特定のプロトコルの命令に従って編成される。一般に、従来のプロトコル（例えば、ＳＡＳ、ＳＡＴＡ、ファイバーチャネル）は、ホストとの間の通信がコマンド及びデータの規定群からなるフレームを用いて行うと規定している。] 図１８
    [0190] 使用される的確なフレームフォーマットは、様々な従来のプロトコルによって異なるので、ＳＳＤコントローラ１０６は、各プロトコルに応じて改変する必要がある。しかし、ＳＳＤコントローラ１０６は、受信ＨＥＭｉ及び送信ＨＥＭｉ用の別のファームウェア及び別の物理的コネクタとするための改変が最小限で済むように設計されている。ＳＳＤコントローラ１０６の他の全ての側面は、様々なプロトコルに応じて変更されない。このことは、ＳＳＤコントローラ１０６のパイプライン型及びモジュール型のデザイン、そしてまたホストインタフェース３１０の前記デザインの重要な利点である。]
    [0191] フレーム編成の具体的詳細は、プロトコル・トゥ・プロトコルとは互いに異なるが、ＳＡＴＡプロトコルのいくかの側面はホスト・ポート０ １０４の設計及び動作を説明するために使用され得る。このプロトコルでは、フレームは、スタート・オブ・フレーム（「ＳＯＦ」）プリミティブ、フレーム・ヘッダ（プロトコルにより指定されたメタデータであるが、一般的に、ペイロード及び場合によってはイニシエータを識別するために必要な情報を含む）、ペイロード（例えば、データ、コマンドなど）、フレーム全体の妥当性検査のためにＣＲＣ値、及びエンド・オブ・フレーム（「ＥＯＦ」）プリミティブから構成される。ホスト・ポート０ １０４の受信側はフレームの受信に関与し、受信したフレームをその構成要素に分割し、データをその意図する目的地へルーティングする及び／またはトランザクションを設定するために必要とされる何らかの措置を講じる。ホスト・ポートの送信側は、ＳＳＤコントローラ１０６の他の構成要素から関連データ及びコマンド情報を受信することに関与し、その情報をホスト１０１への送信用のフレームにパッケージ化する。]
    [0192] ホストとの直接的通信には、米国カリフォルニア州ミルピタスに本拠地を置いているＬＳＩ社（LSI Corporation）から０．１１ミクロンGigaBlaze（商標）Gflx(tm) xl Coreの名称で市販されている、トランシーバコアであるＧｉｇａＢｌａｚｅ１８０１が用いられる。このトランシーバコアは、８ｂ／１０ｂエンコーダ、シリアライザ／デシリアライザ及び、受信したビットと電圧レベルとの間の物理的転換を実施する物理｛ぶつり｝レイヤーを含む。ＧｉｇａＢｌａｚｅ１８０１は、３Ｇ ＳＡＴＡ、３ＧＳＡＳ、４ｇ ＦＣ＿ＡＬ及び４Ｇ ＦＣバスへの取り付けが可能な２つのシリアルポートを有する。ＧｉｇａＢｌａｚｅ１８０１の内部動作の詳細は、それがホストへの物理インタフェースを行うこと以外は、本明細書では関係ない。図示する例では、ＧｉｇａＢｌａｚｅ１８０１はホスト１０１に接続されている。図１８ではＳＳＤコントローラ１０６の２つのホスト・ポートのうちの１つのみを示しているが、他方のホスト・ポートも全く同じでありＧｉｇａＢｌａｚｅを有することに留意されたい。] 図１８
    [0193] 図１８に示すように、ＧｉｇａＢｌａｚｅ１８０１はプリミティブ・マッチ・ロジック１８０２に接続されている。プリミティブ・マッチ・ロジックは、同一物理レベルのプロトコルが、フレーム及びプリミティブを別々に処理する様々な別のロジック・レベルのプロトコルとインタフェースすることを可能にするように設計されている。ＧｉｇａＢｌａｚｅ１８０１がホスト１０１からプリミティブを受信すると、ＧｉｇａＢｌａｚｅ１８０１は、そのプリミティブをプリミティブ・マッチ・ロジックへ送信する。プリミティブ・マッチ・ロジックの詳細は、図１９に関連して後述する。] 図１８ 図１９
    [0194] プリミティブ・マッチ・ロジックは、フレーム・ルータ１８０３を制御する。フレーム・ルータ１８０３は、ＧｉｇａＢｌａｚｅ１８０１からフレームを受信し、プリミティブ・マッチ・ロジックの制御下で、そのフレームの一部を送信する。データは受信ステージバッファ０ １７０６へ送信され、ヘッダは非データ・ペイロードＦＩＦＯ １８０４へ送信され、プリミティブはインバウンド・プリミティブＦＩＦＯ １８０８へ送信される。]
    [0195] 受信ＨＥＭｉ０ １７０２は、ヘッダ及びプリミティブＦＩＦＯの情報を使用し、取られるアクションを特定する。受信ステージバッファにルーティングされたデータは、ＤＭＡ転送によってデータパスＤＲＡＭ１０７へ送信される。]
    [0196] 受信ＨＥＭｉ１７０２は、プリミティブを生成し、それをアウトバウンド・プリミティブＦＩＦＯ１８０５へ送信する。これらの生成されたプリミティブには、ＡＣＫ（フレームが正しく受け取られたことを知らせる）、ＮＡＫ（フレームが正しく受け取られなかったことを示す）及びＲＲＤＹ（フレームクレジットをイニシエータへ報告する）が含まれる。送信プリミティブＦＩＦＯ１８０５のプリミティブは、直ちに、ホスト１０１への送信信号に挿入され、複数の他のトランザクション（例えば外部送信データフレーム）の中間に挿入され得る。]
    [0197] 図１８に示したホスト・ポートの送信側は、送信ＨＥＭｉ１７０４、送信ステージバッファ０ １７０８及び送信フレーム・バッファ１８０６から構成される。送信ステージバッファ０ １７０８は、データパスＤＲＡＭ１０７から受信したデータを含む。前記データは、読出しコマンドに応答して、フレームの一部としてホスト１０１へ送信される。送信フレーム・バッファ１８０６は、フレームを構成するのに使用されるメタデータを保持する１若しくは複数のバッファからなる。送信フレーム・バッファは受信側バッファと同様に動作するが、送信フレーム・バッファはフレームを分解するのではなくフレームを構成するために使用されることを理解されたい。] 図１８
    [0198] カットスルー・ロジック１８０７は、ＳＳＤコントローラ１０６のファイバーチャネルネットワークへのインタフェースを助ける。ＳＳＤコントローラ１０６がファイバーチャネルネットワークに接続された場合、プリミティブ・マッチ・ロジック１８０２は、受信したプリミティブがＳＳＤコントローラ１０６を対象としているか否かについて評価する。ＳＳＤコントローラ１０６を対象としていないと判断されたプリミティブは、カットスルー・ロジック１８０７へ送信される。カットスルー・ロジックはその後、ネットワークの次のノードへ送信するために、ファイバーチャネルネットワークへ戻るべくプリミティブをＧｉｇａＢｌａｚｅへ送信する。]
    [0199] 様々な互いに異なるプロトコル（ＳＡＳ、ＳＡＴＡ及びファイバーチャネル）に必要とされる複数の物理的コネクタは、互いに互換性がない。好適実施形態では、各プロトコルに対して互いに異なるバージョンのＳＳＤコントローラ１０６が設けられることとなる。しかし、プリミティブ・マッチ・ロジックは各プロトコルについて正確に動作するので（下記参照）、互いに異なるファームウェアも受信ＨＥＭｉ及び送信ＨＥＭｉのために必要であり得るが、各プロトコルに必要とされる唯一の違いは、互いに異なる物理的コネクタを使用することである。別の実施形態では、ＳＳＤコントローラ１０６には、各プロトコルに１つずつ対応する３つの互いに異なる物理的コネクタが含まれ、このことにより、任意のプロトコルに対して同一の物理的コントローラを使用することが可能となる。]
    [0200] プリミティブ・マッチ・ロジック１８０２の詳細が図１９に示されている。このロジックは、一致したプリミティブ及び現在状態に基づいて、受信したプリミティブと特定された取られるアクションとを一致させる状態マシンを含む。] 図１９
    [0201] ホストから受信したプリミティブは、ＧｉｇａＢｌａｚｅ１８０１からプリミティブ・ラッチ１９０１へ送信される。プリミティブはその後、１６個のレジスタからなるプリミティブ・マッチ・レジスタ１９０２に含まれているビットパターンと一致させる。一致しなかった場合、プリミティブ・ラッチ１９０１からの値は、インバウンド・プリミティブＦＩＦＯ１８０８へ直接的へ送信される。]
    [0202] プリミティブ・マッチ・コントロール・レジスタ１９０３は、１６個のレジスタからなる（各プリミティブ・マッチ・レジスタに１つずつ）。プリミティブ・マッチ・コントロール・レジスタは、全体を一致させるために、関連するプリミティブ・マッチ・レジスタのどのビットがプリミティブ・ラッチ１９０１の値と一致するべきかを示すビットを含む。例えば、これらのビットは、任意の他のビットと一致することを必要としないが、最初のバイトと一致することを必要とする。プリミティブ・マッチ・コントロール・レジスタからのこれらのビットは、それ故にマスクとしての機能を果たし、複数の受信したプリミティブを単一のプリミティブ・マッチ・レジスタに一致させることを可能にする。このことは、受信したプリミティブのクラスに対して同じアクションが取られる場合は有用であり、また、プリミティブにおけるコマンドではなくデータを示す部分をスクリーンアウトする場合にも有用である。]
    [0203] プリミティブ・マッチ・コントロール・レジスタ１９０３における他のビットは、プリミティブ・マッチ・レジスタ１９０２における対応するレジスタの値がプリミティブ・ラッチ・レジスタ１９０１と一致した場合に取られるアクションを示す。例えば、これらのビットは、プリミティブに続くデータの幾つかが非データ・ペイロードＦＩＦＯ１８０４に移動し、それに続くデータが受信ステージバッファ１７０６に移動するように、フレーム・ルータ１８０３を制御することができる。このことは、一般的に、データフレームに関連してＳＯＦプリミティブを受信した場合に生じる。]
    [0204] プリミティブ・マッチ・コントロール・レジスタは、状態マシンとして動作する。例えば、幾つかのビットは、プリミティブ・マッチ・レジスタにより選択されたコントロール・レジスタではなくて現在のコントロール・レジスタによりその後の幾つかのプリミティブを引き起こすことができるカウンタ（図示せず）を設定することができる。加えて、プリミティブ・マッチ・コントロール・レジスタは、図示しない様々な他のレジスタに含まれる値を変更することができる。]
    [0205] プリミティブ・マッチ・ロジック１８０２は、プリミティブ・ラッチ１９０１とプリミティブ・マッチ・レジスタ１９０２との間で値を比較し、プリミティブ・マッチ・コントロール・レジスタ１９０３により要求される制御機能を実施するロジックを含むことを理解されたい。]
    [0206] 図２８に関連して後述するように、プリミティブ・マッチ・レジスタ１９０２及びプリミティブ・マッチ・コントロール・レジスタ１９０３は、データ・オーバレイを使用して、関連する受信ＨＥＭｉによりロードされる。各プロトコルはそれ自身のプリミティブのセットを有するため、これらのオーバレイは、プリミティブ・マッチ・ロジック１８０２を互いに異なるプロトコル（例えば、ＳＡＳ、ＳＡＴＡ）に対してカスタマイズするために用いられる。加えて、オーバレイは、単一のプロトコル内で、互いに異なるプリミティブのセットまたは互いに異なる状態を処理するために使用することもできる。プリミティブ・マッチ・レジスタ及びプリミティブ・マッチ・コントロール・レジスタをロードするために受信ＨＥＭｉにより使用される値は、初期ファームウェアコードをロードすることにより得られる。従って、多くの場合、ハードウェアを改変することなく、プリミティブ・マッチ・ロジック１８０２を新しいプロトコルのためにアップデートすること、または、受信ＨＥＭｉファームウェアの改変により既存のプロトコルへ改変することが可能である。] 図２８
    [0207] プリミティブ・マッチ・ロジック内の互いに異なるオーバレイの使用は、各プロトコルのための個々のロジックを必要とすることなく、ＳＳＤコントローラ１０６が別のプロトコルに応答することを可能にする。]
    [0208] プリミティブ・マッチ・ロジック１８０２はまた、フレーム解読ロジック１９０４を含む。ロジック・ブロックは、フレーム内の初期のダブルワードを受信し、そのフレームの性質（例えば、データ、コマンド）を判断するために、そのダブルワードを評価する。フレームの種類に基づいて、フレーム解読ロジックはフレームを適切へ送信する。例えば、フレームがコマンド・フレームの場合、フレーム解読ロジックはフレーム全体を非データ・ペイロードＦＩＦＯ１８０４へ送信し、フレームがデータフレームの場合、フレーム解読ロジックはヘッダ部分を非データ・ペイロードＦＩＦＯへ送信し、かつデータ部分を適切な受信ステージバッファへ送信する。]
    [0209] 上述したように、プリミティブ・マッチ・ロジックは、ソフトウェアの変更またはハードウェアの大幅な変更を必要とせずに、ＳＳＤコントローラ１０６が互いに異なるフレームエンコードを含む互いに異なるプロトコルを処理できるという点で有益である。加えて、データＦＩＦＯはデータのみを含みコマンドまたはメタデータを含まないので、メタデータ及びコマンド情報が別のＦＩＦＯ（例えば、非データ・ペイロードＦＩＦＯ１８０４及びインバウンド・プリミティブＦＩＦＯ１８０８）へ送信される間に、データを受信ステージバッファに含まれる特殊化されたデータＦＩＦＯにデータを送信することにより、受信ホスト・ポートの設計はデータのより効率的な転送を可能にすると共に、ヘッダ及びプリミティブメタデータに関しての受信ＨＥＭｉの動作と並行して、ＤＭＡ転送によってデータパスＤＲＡＭへデータを転送することを可能にする。これにより、システム性能全体を向上させることができる。]
    [0210] 上述するように、ＳＳＤコントローラ１０６は、様々な互いに異なるプロトコルのために使用することができ、ＨＥＭｉファームウェアの改変及び別の物理的コネクタのみを必要とする。上述したプロトコルは全て、互いに比較的類似している。ＳＳＤコントローラ１０６はまた、上述した大幅な差異を有するプロトコルに対して容易に適用することができる。一実施形態では、例えば、ＳＳＤコントローラ１０６は、ＰＣＩエクスプレスなどのレーンオリエンテッド型プロトコル用に構成することができる。当業者には理解できるように、ＰＣＩエクスプレス・システムでは、外部デバイスは、「複数のレーン」を使用してデータ及びメタデータを送受信する。複数のレーンの各々は、レーンを横切ってストライプされるデータのダブルワードにより、送信信号の一部を伝送する。レーンの数は実施依存的であるが、ＳＳＤコントローラは、２つのさらなるＧｉｇａＢｌａｚｅ（各ＧｉｇａＢｌａｚｅは、ＰＣＩエクスプレス・インタフェースのために設計されたバージョンであり得ることを理解されたい）、２つの追加の受信ＨＥＭｉ及び２つの追加の送信ＨＥＭｉを追加することにより、４つのレーンＰＣＩエクスプレス・システムにおいて使用できるように構成することができる。１つのＧｉｇａＢｌａｚｅ、１つの受信ＨＥＭｉ及び１つの送信ＨＥＭｉが、各レーンに用いられる。この実施形態では、ＳＣＳＩ ＨＥＭｉ２００１（下記参照）は使用されない。そのＨＥＭｉは、代わりに、追加のＲｄＷｒ ＨＥＭｉとして使用され得る。]
    [0211] この実施形態では、外部ホストで駆動するデバイス・ドライバは、ＰＣＩエクスプレス送信をＩＯＰフォーマットにすることに関与する。ホスト・ポート・ロジックの大部分は、それ故に不要である（例えば、プリミティブ・マッチ、様々なＦＩＦＯなど）。受信ＨＥＭｉ及び送信ＨＥＭｉは、データのデストライプまたはリストライプにそれぞれ関与する。受信ＩＯＰがデストライプされると、それは、ＲｄＷｒ ＨＥＭｉ（下記参照）へ直接的に渡される。その後、上述した他のプロトコルのように処理される。]
    [0212] ＰＣＩエクスプレスなどのレーン・オリエンテッド型プロトコルと共にＳＳＤコントローラ１０６を使用する場合は何らかの追加的な改変を必要とするが、これらの改変は比較的小さいものであり、コントローラのモジュールのデザインの結果として容易に適用することができる。ＨＥＭｉ群の追加及び除去は比較的単純である、コントローラ・パイプラインの互いに異なる段階は互いに独立的に動作するため、ある段階（例えばホスト・ポート）の変更は、他の段階（例えばフラッシュ・ポート）の変更を必要としない。]
    [0213] ＳＳＤコントローラ１０６は、同様に、ｉＳＣＳＩプロトコルと共に使用するために設計することができるが、その場合は、ホスト・ポートに１若しくは複数のＴＣＰ／ＩＰスタックと共に、そのスタックの抽出に関与する受信ＨＥＭｉ及びＴＣＰ／ＩＰプロトコルに必要とされるフレーム情報のエンコードに関与する送信ＨＥＭｉを追加することが必要である。]
    [0214] Ｂ．コマンドパーサ]
    [0215] 図２０は、図３に示したコマンドパーサ・ブロック３１１についてのさらなる詳細を示す。図３に関連して説明したように、コマンドパーサ・ブロック３１１は、ホスト・インタフェース３１０及びコマンド分配ブロック３１２に接続している。] 図２０ 図３
    [0216] コマンドパーサ・ブロック３１１は、ＳＣＳＩＨＥＭｉ２００１を含む。ＳＣＳＩ ＨＥＭｉ２００１は、受信ＨＥＭｉ１７０２及び１７０３からホスト・コマンドを受信する。ＳＣＳＩ ＨＥＭｉ２００１は、ホスト・コマンドが読出し／書込みコマンドであるか、または他の種類のコマンドであるかを判定する。コマンドが読出し／書込みコマンド以外のコマンドであれば、ＳＣＳＩ ＨＥＭｉ２００１は、非読出し／書込みコマンドを処理するＡＲＭプロセッサ２００２にコマンド・オフを伝達する。ＡＲＭプロセッサ２００２の詳細については後述する。]
    [0217] ＳＣＳＩＨＥＭｉ２００１は、コマンドが読出し／書込みコマンドであると判定すれば、コヒーレンシを確実にするためにコマンドを有効にする。これは、読出しまたは書込みコマンドが、コマンド分配ブロック３１２が現在処理している読出しまたは書込みコマンドと同じデータに関連している場合に、第１のコマンドの特定の処理が完了するまで第２のコマンドが保留されることを意味する。]
    [0218] 読出し／書込みコヒーレンシは、再オーダーされる読出し及び書込みを可能にするＳＣＳＩプロトコルには必要とされない。しかし、後述するように、ＳＳＤコントローラ１０６は、ホストにより開始されるコマンドを複数のサブオペレーションに分割し、これらのサブオペレーションはアウト・オブ・オーダー（順不同）で処理される。]
    [0219] ＳＳＤコントローラ１０６が同じデータに対して１つ以上のコマンドを実行することを許可する場合は、第１のコマンドが完了する前に、第２のコマンドの一部を実行させることが可能である。例えば、ＳＳＤコントローラ１０６が、ＬＢＡの特定のブロックに対しての書込みコマンドを受信した後にＬＢＡの重複ブロックについての読出しコマンドを受信した場合、及び、書込みコマンドの終了前に読出しコマンドのオペレーションの開始が許可された場合、読出しコマンドは、書込みコマンドによって既にアップデートされた或るデータ及びアップデートされなかった或るデータをリターンさせることが可能である。]
    [0220] このため、ＳＳＤコントローラ１０６は、ＳＣＳＩＨＥＭｉ２００１及びフラッシュＨＥＭｉ群（後述）の２つの位置において、現在アクティブなコマンドを追跡する。]
    [0221] ｍＲＡＭとして知られるＨＥＭｉの内部メモリ（図２６に関連して後述する）にストアされたＳＣＳＩ ＨＥＭｉコマンド・テーブル２００３は、ＳＣＳＩ ＨＥＭｉ２００１からコマンド分配ブロック３１２へ送信されたがフラッシュＨＥＭｉ群にはまだ送信されていないすべてのホスト読出し及び書込みコマンドのＬＢＡ及び転送長を含む。] 図２６
    [0222] 後述するように、コマンド分配ブロックは、ＲｄＷｒＨＥＭｉとして知られる幾つかのＨＥＭｉを含む。コマンド・テーブル２００３は、各コマンドにより動作するＲｄＷｒ ＨＥＭｉの識別子を含む。ＳＣＳＩ ＨＥＭｉ２００１は、この情報を用いて、ＲｄＷｒ ＨＥＭｉの作業負荷のバランスを取り、比較的少数の現在アクティブなコマンドと共に新しいコマンドをＲｄＷｒ ＨＥＭｉへ送信する。]
    [0223] 新しいコマンドを受信した場合、ＳＣＳＩＨＥＭｉ２００１はコマンド・テーブル２００３をチェックして、ＬＢＡアドレスのいずれか１つが既存のコマンドの影響を受けるか否かを判定する。一致が見つかった場合、ＳＣＳＩ ＨＥＭｉ２００１は、前回のコマンドがテーブルから除去されるまで新しいコマンドの実行をストールする。コマンドを送り出すＲｄＷｒ ＨＥＭｉが、前記コマンドに対応する全ての必要な転送要求を生成し送り出しを報告すると（ＲｄＷｒ ＨＥＭｉが後述する転送要求を送信する過程）、コマンドがコマンド・テーブル２００３から除去される。この時点で、新しいコマンドは、もはやストールされない。この時点では初期コマンドは依然として実行されているが、そのコマンドはフラッシュＨＥＭｉレベル（後述する）でコヒーレンシチェックを受けることを理解されたい。]
    [0224] このように、ＳＳＤコントローラ１０６は、ホストコマンドのパイプライン型実行における２つの点で読出し／書込みコヒーレンシを実行する。ＳＣＳＩＨＥＭｉ２００１は、既存のコマンドのＬＢＡ範囲と対立する新しいコマンドを、既存のコマンドがフラッシュＨＥＭｉへ送信されるまでストールする。そして、既存のコマンドが完了するまで既存のコマンドと同じ範囲をカバーする新しいコマンドの実行をストールするように、各フラッシュＨＥＭｉは、それ自身のオペレーションにおいてコヒーレンシを実行する。]
    [0225] 相反するコマンドが前記パイプラインの別の段階で処理されている限りは相反するコマンドの処理を継続することができるので、コヒーレンシを二段階で実施するこのシステムは有利である。従って、ＲｄＷｒＨＥＭｉ群は、フラッシュメモリで作動される第１の相反するコマンドと同じ時点で、第２の相反するコマンドを設定することができ、このことにより全てのシステム性能を向上させることができる。]
    [0226] 上述したように、コマンドパーサ・ブロック３１１はまた、特定の内部管理オペレーションを制御し、読出しまたは書込み以外のホスト開始コマンドの処理に関与するＡＲＭプロセッサ２００２を含む。好適実施形態では、ＡＲＭプロセッサ２００２は、英国ケンブリッジ所在のＡＲＭホールディングス社（ARM Holdings pic）から入手可能なARM7TDMiである。ＡＲＭプロセッサ２００２の機能は、様々なロジック・デバイスによって処理されることができることを理解されたい。]
    [0227] ＡＲＭプロセッサ２００２により処理されるホストコマンドの正確な性質はプロトコル依存性であるが、一実施形態では、これらのコマンドには、次のものが含まれる。
    ・テストユニット実行可能
    ・容量の読み取り
    ・モード選択
    ・モード検出
    ・ログ選択
    ・ログ検出
    ・報告ラン
    ・診断結果送信
    ・リクエスト検出
    ・バッファ書込み
    ・バッファ読出し]
    [0228] Ｃ．コマンド配布]
    [0229] 図２１は、コマンド分配ブロック３１２をより詳細に示している。図示のように,、コマンド分配ブロック３１２は、一群のＲｄＷｒＨＥＭｉ（２１０１〜２１０６）から構成される。好適実施形態では、コマンド分配ブロック３１２は、６個のＲｄＷｒ ＨＥＭｉから構成される。しかし、ＳＳＤコントローラ１０６はモジュール型に設計されているので、ＲｄＷｒ ＨＥＭｉの数はコントローラの残りの部分の大幅な再設計を必要とせずに増加または減少させることが可能である。ＲｄＷｒ ＨＥＭｉの個数を増やすと性能を高めることができるが、コストが非常に高くなると共にシステムが複雑なものとなる。] 図２１
    [0230] 図２１に示すように、ＳＣＳＩＨＥＭｉ２００１は、各ＲｄＷｒ ＨＥＭｉ群に情報を送信する。一般的に、これは、ＳＣＳＩ ＨＥＭｉ２００１が、ＨＥＭｉの他のＲｄＷｒ ＨＥＭｉに対する相対的な作業負荷に基づいて特定の特定のＲｄＷｒ ＨＥＭｉ群に割り当てるＣＤＢ情報からなる。] 図２１
    [0231] ＲｄＷｒＨＥＭｉ群は、ＣＤＢ情報に基づいてＩＯＰを生成し、その後、ＩＯＰにより要求される転送要求を生成する。そして、それらの転送要求を、転送データのフラッシュ・アドレスに基づいて特定のフラッシュ・ポートへ送信する。ＲｄＷｒ ＨＥＭｉ群はまた送信ＨＥＭｉ群とも通信し、ホストが書き込んだ場合、関与するＲｄＷｒ ＨＥＭｉは、コントローラが前記書込みに関連するデータに対して準備ができていることを送信ＨＥＭｉがホストに知らせるべきであるということを示す情報を送信ＨＥＭｉへ送信する。]
    [0232] Ｄ．クロスバー；共有ＲＡＭ；ＤＲＡＭ]
    [0233] これまでの図面は、データ及び制御フローの観点からの各機能ブロック間の相互接続を示しており、物理的な接続を示すことは試みていなかった。図２２は、現在の実施形態において、ＳＳＤコントローラ１０６の機能ブロックの多くが物理的に接続されている様態を示す。] 図２２
    [0234] 図２２は、クロスバー・スイッチ２２０１を示す。当業者には一般的に理解できるように、クロスバー・スイッチは、スイッチの一方の側の任意の構成要素を、スイッチの他方の任意の要素に接続させるように動作する。クロスバー・スイッチは、後述するような様態で、ＨＥＭｉ側の構成要素を共有ＲＡＭ側の構成要素と接続させる。] 図２２
    [0235] クロスバー・スイッチ２２０１のＨＥＭｉ側は、ＳＳＤコントローラ１０６に含まれる各ＨＥＭｉの２方向接続を有する（図２２に示すＨＥＭｉ群は、ＨＥＭｉと各ＨＥＭｉに関連する密結合ロジックとの組み合わせの実際である。ロジックの詳細は、本明細書の他の部分でさらに説明されている）。] 図２２
    [0236] 本明細書の他の部分に説明されているように、ＨＥＭｉの数は、実施決定に応じて異なり得る（例えば、コントローラは８ないし１２のフラッシュＨＥＭｉを含み得る）。]
    [0237] 現在の実施形態では、クロスバー・スイッチ２２０１の共有ＲＡＭ側は、共有ＲＡＭバンク０（２２０２）〜共有ＲＡＭバンク７、グローバル・レジスタ２２０３及びＰＩＯバッファ２２０４として示され集合的に共有ＲＡＭブロック３１８として示される、１０個のＲＡＭバンクに接続される。好適実施形態では、各共有ＲＡＭバンクは４キロバイトのＲＡＭストレージ・スペースからなる。クロスバー・スイッチ２２０１は、多数の共有ＲＡＭバンクに接続されるように設計されており、それ故に、後述するように、モジュールの拡張性をサポートする。]
    [0238] 上述したように、１０個の共有ＲＡＭバンクの全てがアドレス・スペースを共有するが、それらのバンクの幾つかは特殊化された機能を有する。]
    [0239] 図２２に示したように、クロスバー・スイッチ２２０１は、各共有ＲＡＭバンクのためのポートを有する。各共有ＲＡＭバンクは４つのＦＩＦＯ及び１つのデータ構造セクションを含み、各ＦＩＦＯは、それに関連するＦＩＦＯレジスタ・ブロック（例えば、レジスタ・ブロック２２０５はＦＩＦＯ０を制御し、ブロック２２０６はＦＩＦＯ１を制御する。以下同様）によって制御される。] 図２２
    [0240] 共有ＲＡＭポート０を共有ＲＡＭバンク０と接続する矢印により示されるように、共有ＲＡＭポート０は、共有ＲＡＭバンク０のＦＩＦＯ０〜３またはデータ構造セクションへの単なる入力または出力経路である。前記経路は、関連するレジスタを介して、ＦＩＦＯと接続される。後述するように、ＦＩＦＯからの読出しまたはＦＩＦＯへの書込みは、関連するレジスタ・ブロックを介して実施される。一方、データ構造セクションからのみ出しまたはデータ構造セクションへの書込みは、関連するレジスタを介さずに行われる。]
    [0241] 好適実施形態では、ＦＩＦＯのうちの２７個だけが実際に使用される（２３個がＨＥＭｉワークリストに使用され、４個がフリーリストに使用される）。残りの５個は、本システムによりサポートされるＨＥＭｉの数を拡張するために利用可能である。]
    [0242] クロスバー・スイッチ２２０１のグローバル・レジスタ・ポート２２０７は、ＧｉｇａＢｌａｚｅ１８０１の制御やＤＲＡＭコントローラ２３０５（図２３と関連して後述する）のセットアップなどの様々な機能を実施する複数のレジスタから構成されるＲＡＭバンクからなるグローバル・レジスタ２２０３に接続されている。] 図２３
    [0243] クロスバー・スイッチＤＲＡＭポート２２０８は、データパスＤＲＡＭ１０７に接続されたＰＩＯ（「プログラムされた入出力（ＩＯ）」ＤＲＡＭバッファ２２０４に接続されている。ＰＩＯ ＤＲＡＭバッファ２２０４は、共有ＲＡＭのバンクに含まれている６４個のダブルワードＦＩＦＯであり、ＨＥＭｉ群とデータパスＤＲＡＭとの間の情報をバッファするのに使用される。データパスＤＲＡＭは、より速いクロック速度で実行され、一度に４つのダブルワードの読出し及び書込みができるが、ＨＥＭｉ群は一度に１つのダブルワードの読出し及び書込みしかできないので、このようなバッファは必要である。データパスＤＲＡＭ動作が遅くなるのを防ぐために、ＰＩＯ ＤＲＡＭバッファ２２０４はＤＲＡＭとの間で転送されたデータをバッファする。ＨＥＭｉ群がデータパスＤＲＡＭにデータを書き込んだ場合、ＰＩＯ ＤＲＡＭバッファ２２０４は、書込みが完了するかまたはバッファが満杯になるまで（そうなった場合は、データをデータパスＤＲＡＭへバーストする）、データ、ダブルワードを一度にストアする。ＨＥＭｉ群がデータパスＤＲＡＭからデータを読出した場合、ＰＩＯ ＤＲＡＭバッファ２２０４は、データパスＤＲＡＭからのデータの４つのダブルワードを一度にストアし、必要なデータの全てが利用可能になると（または、ＰＩＯバッファが満杯になると）、ＨＥＭｉ群はバースト内のダブルワードのそのデータを一度に読み出す。繰り返すが、実際には、データはＤＲＡＭと複数のバッファのうちの１つとの間で転送されることを理解されたい。]
    [0244] クロスバー・スイッチ２２０１からＰＩＯバッファ２２０４への接続は、データパスＤＲＡＭとフラッシュ・ポートのステージバッファとの間またはホストインタフェースと受信ステージバッファとの間のデータ転送のためには使用されず、その代わりに、ＨＥＭｉとの通信のためにだけ使用されることに留意されたい。様々なステージバッファへのまたは様々なステージバッファからの転送は、クロスバー・スイッチ２２０１を介さずに行われる。]
    [0245] クロスバー・スイッチ・デバッグ・ポート２２０９は、デバッグＦＩＦＯ２２１０に接続されている。デバッグＦＩＦＯ２２１０は、ＨＥＭｉ群からのデバッグ情報のためのＦＩＦＯとしての役割を果たす大型のＳＲＡＭバンクである。デバッグＦＩＦＯ２２１０は、ＨＥＭｉ群からダブルワードの情報を一度に受け取り、その情報を４ダブルワードの幅のＦＩＦＯ構造にストアする。デバッグＦＩＦＯ２２１０が或る設定された容量閾値に到達すると、ＤＲＡＭポートへのアクセスを調停する。そして、アクセス権を取得すると、ＤＲＡＭ１０７へのデバック情報の書込み（４ダブルワード）を一度にバーストする。]
    [0246] クロスバー・スイッチでは一般的であるが、クロスバー・スイッチ２２０１は、ＨＥＭｉ側の複数の構成要素を共有ＲＡＭ側の複数の構成要素に対して同時に接続することができる。接続は、各側のポート数によってのみ制限される。]
    [0247] クロスバー・スイッチ２２０１は、各ＨＥＭｉを、各共有ＲＡＭバンクのみならずスイッチの共有ＲＡＭ側の他のリソースに対しても接続することが可能である。しかし、スイッチは、ＨＥＭｉ群を互いに直接的に接続しないし、共有ＲＡＭバンクも互いに直接的に接続しないことを理解されたい。複数のＨＥＭｉ間の通信は、共有ＲＡＭバンクに情報を残すために、クロスバー・スイッチ２２０１を使用して直接的に実施される。]
    [0248] 従って（後述するように）、ＳＣＳＩＨＥＭｉ２００１は受信したＣＤＢの結果としてＩＯＰを生成し、そのＩＯＰをＲｄＷｒ ＨＥＭｉへ送信する。このことは、ＲｄＷｒ ＨＥＭｉ用のワークリストのＩＯＰ位置へポインタをストアしているＳＣＳＩ ＨＥＭｉ２００１により処理される。前記ワークリストはまた、共有ＲＡＭバンクＦＩＦＯのうちの１つにもストアされている。ＲｄＷｒ ＨＥＭｉはその後、ワークリストをチェックすることによりＩＯＰを受け取り、ＩＯＰに含まれている位置を特定し、そして、その位置からのＩＯＰを自身の内部メモリにコピーする。他のＨＥＭｉ群との間の通信は、同様にして行われる。共有ＲＡＭバンクに含まれるデータ構造の詳細及び、ＨＥＭｉ群がそのデータ構造を使用して情報を転送する様態は後述する。]
    [0249] ＤＲＡＭアクセス・レジスタ・ブロック２２１１は、データパスＤＲＡＭ１０７へのアクセスを制御する。上述したように、ＨＥＭｉ群はデータパスＤＲＡＭ１０７には直接的にアクセスしないが、その代わりにこの目的のためにＰＩＯバッファ２２０４を使用する。これらは、ＤＭＡ転送であり、ＨＥＭｉがアドレスの開始及び転送サイズのみを提供することを必要とする。]
    [0250] アドレス・レジスタ２２１２は、転送のために、データパスＤＲＡＭ内の開始位置をストアする。転送カウント・レジスタ２２１３は、必要な転送カウント（回数）をストアする。データ・レジスタ２２１４は、ＰＩＯバッファ２２０４へ送信するデータまたはＰＩＯバッファから受信したデータをストアする。]
    [0251] データパスＤＲＡＭ１０７からの読出しは、ＨＥＭｉがレジスタ２２１２内にＤＲＡＭアドレスを入力し、転送カウント・レジスタ２２１３に転送サイズ（クワッドワード〜ダブルワード）を入力することにより開始される。これらのアクションは、ＤＲＡＭＤＭＡエンジン２３０２（下記参照）がデータを４つのダブルワード・チャンクでＰＩＯバッファ２２０４へ転送することを引き起こす。各転送が行われるとＤＲＡＭ ＤＭＡエンジンは転送カウント・レジスタ２２１３をデクリメントし、転送カウント・レジスタ２２１３がゼロに到達したときにＤＭＡ転送は終了する。]
    [0252] ＤＭＡ転送の完了後、データはダブルワード・インクリメントでＰＩＯバッファからデータ・レジスタ２２１４へ自動的に読み出される。]
    [0253] ＨＥＭｉからデータパスＤＲＡＭ１０７への書込みも同様にして行われる。]
    [0254] アドレス・レジスタ２２１２のインクリメントは毎回転送カウント・レジスタ２２１３をデクリメントすることに留意されたい。ＤＲＡＭＤＭＡエンジンは初期アドレス及び転送カウントのみを必要とするので、このことは現在行われる転送に不要である。アドレス・レジスタ２２１２のインクリメントは、転送が完了すると、レジスタに保持されている転送用のアドレスを終了させる。このことは、今後の転送のセットアップに有用であり得る。]
    [0255] 図２３は、ＲＡＭコントローラ３１７を示す。一般に、ＲＡＭコントローラは、共有ＲＡＭブロック３１８及びデータパスＤＲＡＭ１０７へのアクセスを制御及び調停する。] 図２３
    权利要求:

    請求項1
    フラッシュメモリ・コントローラであって、各々がレジスタ、ＡＬＵ及び内部メモリを含む複数のプロセッサと、少なくとも一部が、メモリコマンドに関連するメタデータを含むデータ構造を含み、かつ、少なくとも一部が、前記複数のプロセッサのためのワーク・キューを含む複数のメモリと、前記複数のプロセッサを前記複数のメモリに接続するクロスバー・スイッチとを含み、該クロスバー・スイッチが、各プロセッサのための１つのポートを含む１組のプロセッサ・ポートと、各メモリのための１つのポートを含む１組のメモリ・ポートと、任意のプロセッサ・ポートを任意のメモリ・ポートに接続することはできるが、プロセッサ・ポート同士を接続したり、あるいはメモリ・ポート同士を接続したりすることはできない内部切替機構とを含み、それによって、或るプロセッサが、別のプロセッサと関連付けられているワーク・キューにタスクを置くために、前記クロスバー・スイッチを用いて前記別のプロセッサと通信するようにしたことを特徴とするフラッシュメモリ・コントローラ。
    請求項2
    ２つ以上のプロセッサがクロスバー・スイッチ・メモリ・ポートにアクセスしようとしている場合に、前記ポートへのアクセスを制御する調停手段をさらに含み、該調停手段が、アクセス権を得たプロセッサにアクセスを提供するように、前記クロスバー・スイッチの内部切替回路を制御することを特徴とする請求項１のフラッシュメモリ・コントローラ。
    請求項3
    前記複数のワーク・キューのうちの少なくとも１つのワーク・キューが、前記複数のデータ構造のうちの１つのデータ構造へのポインタを含むことを特徴とする請求項１のフラッシュメモリ・コントローラ。
    請求項4
    前記複数のメモリのうちの少なくとも１つのメモリが、メタデータをストアするようにフォーマットされているデータ構造へのポインタを含むが、有効なメタデータを現在ストアしていない１若しくは複数のフィールドを含むことを特徴とする請求項３のフラッシュメモリ・コントローラ。
    請求項5
    少なくとも１つのワーク・キューが、空のワーク・キューと少なくとも１つのタスクを含むワーク・キューとを区別することができる情報をストアする第１のレジスタを含む１組のレジスタによって制御され、前記コントローラが、プロセッサに接続された信号をさらに含み、該信号が、前記第１のレジスタによって制御され、該信号が、空のワーク・キューとタスクを含むワーク・キュー間の移行によってトリガされ、該信号が、前記プロセッサのスリープ・モードを終了させることを特徴とする請求項１のフラッシュメモリ・コントローラ。
    請求項6
    フラッシュメモリ・コントローラを作動させる方法であって、（ａ）読出しまたは書込み及びロジック・アドレスを指定するホストコマンドを受信するステップと、（ｂ）前記ホストコマンド及び前記ロジック・アドレスまたは前記ロジック・アドレスに関連しているアドレスを指定するような、前記ホストコマンドに関連しているメタデータ構造を生成するステップと、（ｃ）前記メタデータ構造を第１のメモリまたはメモリ領域にストアするステップと、（ｄ）第１のプロセッサが、第２のプロセッサと関連付けられている順序付けられたワークリストを含む第２のメモリまたはメモリ領域にアクセスするステップと、（ｅ）前記第１のプロセッサが、前記メタデータ構造へのポインタを前記ワークリストに書き込むステップと、（ｆ）それに応じて、前記第２のプロセッサが、前記メタデータ構造に関連しているタスクを実行するステップとを含むことを特徴とする方法。
    請求項7
    前記ステップ（ｄ）が、前記第１のプロセッサが、クロスバー・スイッチにアクセスし、前記第２のメモリと関連付けられているポートに接続するサブステップをさらに含むことを特徴とする請求項６の方法。
    請求項8
    前記ステップ（ｆ）の第２のプロセッサのタスクが、（ｉ）前記第１のメモリまたはメモリ領域にアクセスし、前記メタデータ構造を前記第２のプロセッサ内にあるメモリにコピーするサブステップをさらに含むことを特徴とする請求項６の方法。
    請求項9
    前記ステップ（ｆ）の前記第１のメモリまたはメモリ領域にアクセスする動作が、前記第２のプロセッサがクロスバー・スイッチにアクセスし、前記第１のメモリまたはメモリ領域と関連付けられているポートに接続する動作を含むことを特徴とする請求項８の方法。
    請求項10
    前記ステップ（ｆ）の第２のプロセッサのタスクが、（ｉｉ）前記メタデータ構造が前記第２のプロセッサの内部メモリにストアされている間に前記メタデータ構造の前記内容を変更するサブステップと、（ｉｉｉ）前記変更されたメタデータ構造を前記第１のメモリにコピーするサブステップとをさらに含むことを特徴とする請求項８の方法。
    請求項11
    フラッシュメモリ・コントローラであって、複数のプロセッサを複数のメモリと接続するクロスバー・スイッチを含み、該クロスバー・スイッチが、調停の結果に基づいて該クロスバー・スイッチ上のメモリ・ポートの制御を割り当てる調停手段とを含み、前記複数のメモリが、ホストコマンドに関連している複数のデータ投入されたメタデータ構造と、空きメタデータ構造へのポインタのリストと、データ投入されたメタデータ構造へのポインタを各々が含む、それぞれ別々のプロセッサと関連付けられている第１及び第２のワークリストとをストアすることを特徴とするコントローラ。
    請求項12
    第１のプロセッサ及び第２のプロセッサをさらに含み、各プロセッサが、ＡＬＵ、レジスタ及び内部プロセッサ・メモリを含み、前記第１のプロセッサの前記内部プロセッサ・メモリが、第１のホストコマンドに関連している第１のメタデータ構造をストアし、前記第２のプロセッサの前記内部プロセッサ・メモリが、第２のメタデータ構造をストアすることを特徴とする請求項１１のコントローラ。
    請求項13
    前記第１のワークリストが前記第１のプロセッサと関連付けられ、かつ前記第２のワークリストが前記第２のプロセッサと関連付けられており、前記第１のワークリスト上のポインタが第３のメタデータ構造を指し、該第３のメタデータ構造がコントローラ・メモリにストアされており、前記第３のメタデータ構造が前記第１のメタデータ構造に関連しており、前記第２のワークリスト上のポインタが第４のメタデータ構造を指し、該第４のメタデータ構造がコントローラ・メモリにストアされており、前記第４のメタデータ構造が前記第２のメタデータ構造に関連していることを特徴とする請求項１２のコントローラ。
    請求項14
    前記第１及び第２のメタデータ構造が、第１のタイプであり、前記第３及び第４のメタデータ構造が、第２のタイプであり、前記第１のメタデータ構造が、前記第３のメタデータ構造へのポインタを含み、前記第２のメタデータ構造が、前記第４のメタデータ構造へのポインタを含むことを特徴とする請求項１３のコントローラ。
    請求項15
    前記第３のメタデータ構造が、第１のロジック・アドレスを含み、前記第４のメタデータ構造が、第２のロジック・アドレスを含み、前記第１のメタデータ構造が、前記第１のロジック・アドレスに関連している第１の物理アドレスを含み、前記第２のメタデータ構造が、前記第２のロジック・アドレスに関連している第２の物理アドレスを含むことを特徴とする請求項１４のコントローラ。
    請求項16
    第１及び第２のプロセッサ、クロスバー・スイッチ、並びに第１及び第２のコントローラ・メモリを含むフラッシュストレージ・コントローラを作動させる方法であって、（ａ）前記第１のプロセッサが、第１のメタデータ構造を、前記第１のプロセッサ内にあるプロセッサメモリにストアするステップと、（ｂ）前記第１のプロセッサが、前記第１のコントローラ・メモリと関連付けられている第１のクロスバー・スイッチポートにアクセスするステップと、（ｃ）前記第１のプロセッサが、前記第１のメタデータ構造を前記第１のコントローラ・メモリにコピーするステップと、（ｄ）前記第１のプロセッサが、前記第２のコントローラ・メモリと関連付けられている第２のクロスバー・スイッチポートにアクセスするステップと、（ｅ）前記第１のプロセッサが、前記第１のメタデータ構造へのポインタを、前記第２のコントローラ・メモリにストアされておりかつ前記第２のプロセッサと関連付けられているワークリストに置くステップと、（ｆ）前記第２のプロセッサが、前記第１のクロスバー・スイッチポートにアクセスするステップと、（ｇ）前記第２のプロセッサが、前記第１のメタデータ構造を前記第１のコントローラ・メモリから前記第２のプロセッサ内にあるプロセッサメモリにコピーするステップと、（ｈ）前記第２のプロセッサが、前記第１のメタデータ構造を変更するステップとを含むことを特徴とする方法。
    請求項17
    （ｉ）前記第２のプロセッサが、第２のメタデータ構造のフィールドにデータ投入するステップをさらに含み、前記第２のメタデータ構造が、前記第２のプロセッサ内にある前記プロセッサメモリ内に位置し、前記変更するステップ（ｈ）が、前記第１のメタデータ構造に前記第２のメタデータ構造へのポインタの付加を含むことを特徴とする請求項１６の方法。
    請求項18
    前記第１のメタデータ構造がロジック・アドレスを含み、ステップ（ｉ）が、前記ロジック・アドレスに関連している第１の物理フラッシュ・アドレスを第２のメタデータ構造フィールドに置くサブステップを含むことを特徴とする請求項１７の方法。
    請求項19
    （ｊ）前記第２のプロセッサが、第３のメタデータ構造のフィールドにデータ投入するステップをさらに含み、前記第３のメタデータ構造が、前記第２のプロセッサ内にある前記プロセッサメモリ内に位置し、前記変更するステップ（ｈ）が、前記第１のメタデータ構造に前記第３のメタデータ構造へのポインタの付加を含むことを特徴とする請求項１８の方法。
    請求項20
    前記ステップ（ｊ）が、第２の物理フラッシュ・アドレスを第３のメタデータ構造フィールドに置くステップを含み、前記第２の物理フラッシュ・アドレスが、前記ロジック・アドレスに関連していることを特徴とする請求項１９の方法。
    請求項21
    フラッシュメモリ・コントローラであって、各々がレジスタ、ＡＬＵ及び内部プロセッサ・メモリを含む第１のプロセッサ及び第２のプロセッサと、前記第１のプロセッサと関連付けられている第１のワークリストを含む第１の揮発性メモリと、前記第２のプロセッサと関連付けられている第２のワークリストを含む第２の揮発性メモリと、第１のホストコマンドに関連している第１のメタデータ構造を含む第３の揮発性メモリと、第２のホストコマンドに関連している第２のメタデータ構造を含む第４の揮発性メモリと、クロスバー・スイッチとを含み、前記クロスバー・スイッチが、前記第１のプロセッサに接続されている第１のプロセッサ・ポート及び前記第２のプロセッサに接続されている第２のプロセッサ・ポートを含むような、各々がプロセッサに接続されている１組のプロセッサ・ポートと、前記第１の揮発性メモリに接続されている第１のメモリ・ポート、前記第２の揮発性メモリに接続されている第２のメモリ・ポート、前記第３の揮発性メモリに接続されている第３のメモリ・ポート及び前記第４の揮発性メモリに接続されている第４のメモリ・ポートを含むような、各々が揮発性メモリに接続されている１組のメモリ・ポートとを含み、前記クロスバー・スイッチが、前記プロセッサ・ポートのうちの１つを前記メモリ・ポートのうちの１つに選択的に接続する内部回路を含むことを特徴とするコントローラ。
    請求項22
    前記第１のワークリストが、前記第１のホストコマンドに関連している第１の情報を含み、前記第２のワークリストが、前記第２のホストコマンドに関連している第２の情報を含むことを特徴とする請求項２１のコントローラ。
    請求項23
    前記第１の情報が、前記第１のメタデータ構造へのポインタを構成し、前記第２の情報が、前記第２のメタデータ構造へのポインタを構成することを特徴とする請求項２２のコントローラ。
    請求項24
    前記第１のワークリストが、第３のメタデータ構造へのポインタを含み、該第３のメタデータ構造が、前記第２のホストコマンドに関連していることを特徴とする請求項２３のコントローラ。
    請求項25
    前記第１及び第２のメタデータ構造が、ロジック・アドレスを含むが物理アドレスを含まず、前記第１のプロセッサの内部プロセッサ・メモリが第４のメタデータ構造を含み、該第４のメタデータ構造が物理アドレスを含むことを特徴とする請求項２３のコントローラ。
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